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基于 chiplet 的架构简介
本文讨论了影响先进半导体封装领域的三大趋势。本文的首要关注点是异构集成。该术语的现代版本对不同的人有不同的含义，但在本文中，异构集成被定义为由多个芯片构建的分解式片上系统 (SoC) 架构。这种设计方法类似于系统级封装 (SiP)，不同之处在于不是在单个基板上集成多个裸片（包括 3D 堆叠），而是在单个基板上集成以芯片形式存在的多个知识产权 (IP)。第二个主要趋势涉及利用硅通孔 (TSV) 和高密度扇出重分布层 (RDL) 的新硅制造技术。这些进步正在推动更多硅进入以层压板为主的半导体封装领域，尤其是当高带宽和外形尺寸成为设计的关键属性时。这种趋势带来了新的设计和验证挑战，大多数封装工程师并不熟悉，因为它们通常不是基于层压板的设计的一个方面。最后，在生态系统方面，我们看到所有大型半导体代工厂现在都提供自己的先进封装版本。在许多方面，这为封装社区带来了一股清新的气息，因为使用新的方式为封装设计团队提供参考流程和工艺设计套件 (PDK) 等资产。电子设计自动化 (EDA) 公司目前正在与许多领先的代工厂和外包半导体组装和测试供应商 (OSATS) 合作，开发多芯片封装参考流程和封装组装设计套件 (PADK)。这种额外的基础设施极大地造福了封装设计社区。
基于芯片组装的处理器的设计空间探索
摘要 — 2.5 维集成技术的最新进展使芯片组装成为一种可行的系统设计方法。芯片组装正在成为一种新的异构设计范式，它具有更低的成本、更少的设计工作量和更少的周转时间，并能够实现硬件的低成本定制。然而，这种方法的成功取决于确定一个能带来这些好处的最小芯片集。我们开发了第一个基于芯片组装的处理器的微架构设计空间探索框架，使我们能够确定要设计和制造的最小芯片集。由于芯片组装使异构技术和具有成本效益的应用相关定制成为可能，我们展示了使用由多个芯片构建的多个系统来服务不同工作负载的好处（与单个最佳系统相比，能量延迟积提高了 35%），以及芯片组装方法在总成本方面优于片上系统 (SoC) 方法（成本提高了 72%），同时满足了单个应用程序的能量和性能约束。索引词——2.5-D集成、芯片组装、微架构设计空间探索（DSE）、多芯片优化。