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chiplet精算师：定量成本模型和多芯片架构探索
尽管摩尔的定律已经统治了半导体的半导体，但人们广泛观察到它，并认识到摩尔的定律变得越来越难以维持。“分别包装的较小功能的整合”被摩尔本人[8]和半导体行业视为扩展。传统的VLSI系统是在整体模具上实现的，也称为芯片系统（SOC）。过去几十年来，工艺技术的稳定增长和死亡区域的稳定增长可以保证晶体管上的晶体管增长。然而，随着过程技术的改进减慢，芯片区域接近光刻标线的极限，晶体管生长将停滞不前[6] [9]。同时，大型芯片意味着更复杂的设计，而差的产量降低了更高的成本。将单片SOC重新分配到几个芯片中可以提高模具的整体产量，从而降低成本。除了产生改善之外，chiplet再利用是多芯片架构的另一个特征。在传统的设计流中，IP或模块重复使用被广泛使用；但是，这种方法仍然需要重复的系统验证和芯片物理设计，这很大程度上是非经常性工程（NRE）成本的很大一部分。因此，Chiplet Reuse可以节省重新验证系统的开销和重新设计芯片物理，可以节省更多的成本。随着许多关于多片的作品的出现，尤其是来自行业的产品[9] [14]，多芯片建筑的经济有效性已成为共识。但是，实际上，我们发现由于包装和模具die（D2D）接口的开销，多芯片系统的成本优势并不容易实现。与SOC相比，在VLSI系统设计的早期阶段，多芯片系统的成本更加困难。不仔细评估，采用多片
cifher：具有可重大结构的基于芯片的FHE加速器
摘要 - 同构加密（FHE）是备受关注的隐私解决方案，但是FHE的高计算开销对其实际采用构成了挑战。尽管先前的研究试图设计ASIC加速器来减轻开销，但他们的设计需要过多的芯片资源（例如，区域）来包含和处理大量操作数据。我们提出了一个基于芯片的FHE加速器Cifher，它具有可重大的结构，以通过具有成本效益的多芯片模块（MCM）设计来应对挑战。首先，我们设计了一种灵活的核心体系结构，其配置可调节以符合chiplets的全球组织和设计约束。其独特的功能是一个可组合功能单元，为数字理论变换提供了不同的计算吞吐量，这是FHE中最主要的函数。然后，我们建立了一般的数据映射方法，以最大程度地减少互连开销，当将芯片组织到MCM包装中时，由于包装约束，这将变成了重要的瓶颈。这项研究表明，由许多紧凑型芯片组成的Cifher软件包提供的性能可与最先进的单片ASIC加速器相提并论，同时大大降低了整个包装范围的功耗和制造成本。索引术语 - 同构加密，域特异性档案，chiplet
芯片设计中的人工智能
Rajesh Pendurkar 目前是 Capgemini Engineering 的工程总监，负责推动 DFT 架构以提供创新的硅片解决方案。此前，他曾在英特尔、博通和 Sun Microsystems 担任管理和工程职位。他的研究兴趣包括调试设计、内置自测试、优化算法和机器学习。他创立了 ASIC 设计和测试咨询公司 TriSquare Sense。他是加州大学圣克鲁斯分校的兼职教员。他在《IEEE 集成电路计算机辅助设计学报》等期刊和国际测试会议 (ITC) 等会议上发表了 20 多篇论文。他拥有 6 项专利，是 IEEE 1687 标准委员会工作组的成员。他在佐治亚理工学院获得电气和计算机工程博士学位，并在南加州大学马歇尔商学院获得工商管理硕士学位。
准备芯片供应链和异质IC包装
处理器和记忆的组合已经存在了多年，最终以高端处理器和高带宽记忆（HBM）达到最终，以解决一个快速增长的人工智能市场（AI）算法培训。现在，将模具功能的功能分区分为chiplets正在使人们对未来的设计产生更广泛，更有效的影响。chiplet方法允许产品性能提高以在仍然令人信服的成本点继续进行。总硅成本可以降低，这是由于较小的芯片的产量更好，并且有机会使用硅工艺节点的混合物来进一步优化硅的成本。用于异质和chiplet方法的集成电路（IC）包装更昂贵，但是包装成本的上升被硅的总支出减少和有利的上市优势所抵消。
异构芯片集成打造超级芯片
D 集成是先进封装和异构集成中的关键技术——它有助于系统级性能扩展。虽然封装的发展引入了 3D 集成，从封装系统发展到堆叠集成电路 (IC) 和 3D 片上系统，但该行业目前正在见证另一个重要转折点：背面供电网络 (BSPDN)。在传统的扩展方法中，信号和供电共存于晶圆的正面。然而，对电力（尤其是供电）日益增长的需求，越来越限制了实现可扩展解决方案的能力。高效的晶体管扩展对于实现更高的晶体管密度至关重要，这需要按比例扩展供电网络。然而，这遇到了巨大的 IR 压降挑战，导致晶体管性能受损。此外，信号和电源的互连设计变得高度相互依赖，构成了供电布线过程的很大一部分（至少 20%）。此外，随着扩展到下一个节点，功率密度会迅速增加。行业共识是通过实施 BSPDN 来分离信号和电源。这涉及隔离晶圆正面的信号网络，并利用晶圆对晶圆键合来高效地访问晶体管背面以进行电源分配和管理。主要优势包括更宽的电源线和更低的 IR 压降、更均匀的电压分布，以及最重要的，更多的设计空间，从而进一步缩小标准单元高度。BSPDN 消除了在晶圆正面共享信号和电源线之间互连资源的需要。顾名思义，背面供电将电源重新定位到背面
异构芯片集成打造超级芯片
本文介绍了一种新型超大面积集成电路 (ELAIC) 解决方案（我们称之为“巨型芯片”），适用于将不同类型的多个芯片（例如，内存、专用集成电路 [ASIC]、中央处理器 [CPU]、图形处理单元 [GPU]、电源调节）组合到通用互连平台上的单个封装中。巨型芯片方法有助于重新构建异构芯片平铺，以开发具有所需电路密度和性能的高度复杂系统。本文重点介绍了最近关于大面积超导集成电路连接多个单独芯片的研究，特别关注了在单个芯片之间形成的高密度电互连的处理。我们重新制造了各种巨型芯片组件，并使用多种技术（例如扫描电子显微镜 (SEM)、光学显微镜、共聚焦显微镜、X 射线）对其进行了表征，以研究集成质量、最小特征尺寸、硅含量、芯片间间距和间隙填充。二氧化硅、苯并环丁烯 (BCB)、环氧树脂、聚酰亚胺和硅基电介质用于间隙填充、通孔形成和重分布层 (RDL)。对于巨型芯片方法，通过减少芯片间 (D2D) 间隙和增加硅含量来提高热稳定性，从而使组装人员能够缓解不同基板/模块集成方案的热膨胀系数 (CTE) 不匹配的问题，这对于实现从回流到室温甚至低温操作的宽温度范围稳定性非常重要。 Megachip 技术有助于实现更节省空间的设计，并可容纳大多数异构芯片，而不会影响稳定性或引入 CTE 不匹配或翘曲。各种异构芯片
RapidChiplet：用于快速设计空间探索chiplet体系结构的工具链
提高处理器和加速器的每成本绩效比以往任何时候都变得更具挑战性，导致摩尔定律的减慢[22]。这种慢速下降的原因是过渡到更先进的技术节点[19]时的设计和制造成本，以及由于IO驱动器，模拟电路的缩放限制以及最近的静态随机访问记忆（SRAM）而导致此过渡的重新转换。针对这些挑战的有前途的解决方案是2.5D集成，其中多个称为chiplets的硅死模被整合到同一软件包中。可以将单个芯片设计重复使用以降低每芯片的设计成本的事实。此外，由于2.5D集成允许将不同技术内置的异质芯片集成到同一包装中，因此只有可以充分利用技术扩展的组件才能以高级和昂贵的技术节点制造。达到缩放限制的组件是成熟的低成本技术制造的。由于其经济利益，2.5D整合将其进入行业领先的公司的产品，例如NVIDIA的P100 GPU [17]（仅用于高频带宽度内存（HBM））和AMD的EPYC和Ryzen CPU [23]。2.5D堆叠芯片的设计空间很大。One can decide between different packaging options [ 18 , 21 , 27 , 29 ], chiplet counts and sizes [ 9 ], chiplet placements [ 13 ], die-to-die (D2D) link imple- mentations [ 7 , 24 ] and protocols [ 1 , 3 ], inter-chiplet interconnect (ICI) topologies [ 4 , 14 , 16 , 25 , 26 ], and many more factors.更重要的是，有许多感兴趣的指标，例如面积要求，功耗，热能性能以及芯片的制造成本，或ICI的潜伏期和吞吐量。
RapidChiplet：用于快速探索 Chiplet 架构设计空间的工具链
提高处理器和加速器的性能成本比以往更具挑战性，这导致摩尔定律的减速 [22]。减速的原因在于过渡到更先进的技术节点时设计和制造成本呈指数级增长 [19]，同时由于 I/O 驱动器、模拟电路以及最近的静态随机存取存储器 (SRAM) 的扩展限制，这种过渡的收益不断递减。2.5D 集成是解决这些挑战的一个有前途的解决方案，其中将多个称为小芯片的硅片集成到同一封装中。单个小芯片设计可用于多种产品，这降低了每个芯片的设计成本。此外，由于 2.5D 集成允许将采用不同技术构建的异构小芯片集成到同一封装中，因此只有能够充分利用技术扩展的组件才会采用先进且昂贵的技术节点制造。已经达到扩展极限的组件则采用成熟的低成本技术制造。由于其经济效益，2.5D 集成已应用于行业领先公司的产品中，例如 NVIDIA 的 P100 GPU [ 17 ]（仅适用于高带宽内存 (HBM)）和 AMD 的 EPYC 和 Ryzen CPU [23]。2.5D 堆叠芯片的设计空间巨大。人们可以在不同的封装选项[18、21、27、29]、芯片数量和尺寸[9]、芯片放置位置[13]、芯片到芯片 (D2D) 链路实现[7、24]和协议[1、3]、芯片间互连 (ICI) 拓扑[4、14、16、25、26]以及其他许多因素之间进行选择。此外，还有许多不同的相关指标，例如芯片的面积要求、功耗、热性能和制造成本，或 ICI 的延迟和吞吐量。
逻辑和记忆chiplets的玻璃插座器集成
一种有前途的方法来提高今天和明天的高度复杂系统的产量，就是将系统分配到“ chiplets” [1]中。将集成这些芯片以形成整体系统。取决于物理配置，存在两种类型的chiplet集成：2.5-d interposer和3D堆叠。2.5-D集成已成为一种吸引人的选择，因为它允许在具有不同技术节点（异质集成）的插入器上集成多个现成的芯片或智力属性（IPS）。在2.5-D中，芯片在插头包装的顶部并排放置，如图1（a）所示。此外，它们是通过被动间插座底物上的重新分布层（RDL）连接的，该金属层在chiplet之间提供侧向连接，并从外部源分布功率。常见的插入器包装材料是硅，有机和玻璃。
Chiplet 时代的先进封装和材料
第四章 主要IC封装材料动向 A. RDL介电材料 1. 介电材料的概要/145 2. 介电材料所要求的特性/149 3. RDL的应用及结构形成/151 4. 介电材料供应商的市场进入状况/154 5. 介电材料的产品特性/163