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World File Search System功率降低
太阳能模块的输出通常夸大了
弗劳恩霍夫太阳能系统研究所的研究团队ISE评估了该研究所校准实验室Callab PV模块的70,000多个电动汽车模块的功率测量，自2012年以来。在此过程中，研究人员发现，自2017年以来，PV模块制造商的性能数据与研究所的测量结果之间的负差异一直在增加。直到2016年，在实验室中平均测量的功率比制造商承诺的要多。从那时起，在2020年至2023年的情况下出现了负趋势，导致平均功率降低约1.3％。2024年的最新数据显示出轻微的周转。Fraunhofer ISE的Callab PV模块自2012年以来一直在测试超过70,000个太阳能模块。为了全面审查性能一致性，该研究所的研究学家介绍了这一广泛的数据集，并分析了1034个在标准化条件下从单晶硅PV模块中进行的1034个收集的性能测量。对PV模块的功率测量值的分析表明，从2012年到2016年，在通常的部分中存在测量偏差；差异的平均水平不到百分之一。尤其是正常测量的正偏差。在2016年，制造商的功率特异性与研究所实验室中测得的功率之间的差异平均为0.6％。“从那以后，数据显示出负面趋势，”弗劳恩霍夫ISE的分离模块表征和可靠性的负责人丹尼尔·菲利普（Daniel Phillip）说。” 2023年，这在制造商的规范和我们对约1.3％的审查之间的负面偏差达到顶点。几乎没有观察到积极的偏差。”去年，研究科学家发表了有关经纪人指定的权力和实验室中的权力的统计数据在本周在Bad Staffelstein举行的第40届PV研讨会上，他们正在提供有关功率符合性的最新数据，该数据现在还包括2024年收集的数据。“在2024年，我们遇到了轻微的趋势逆转，但平均强的负偏差为1.2％，”丹尼尔·菲利普（Daniel Philipp）解释说。这可能表明制造公司已经意识到“乐观”功率等级的趋势是一个问题。“如果我们假设我们的数据代表了德国安装市场，则表现不佳1.2％，额外的16.2吉瓦在2024年
ISSCC 2024 - 量子技术集成电路
2 Google Quantum AI，加利福尼亚州戈利塔 超导量子处理器是最先进的量子计算技术之一。基于这些设备的系统已经实现了后经典计算 [1] 和量子纠错协议的概念验证执行 [2]。虽然其他量子比特技术采用自然产生的量子力学自由度来编码信息，但超导量子比特使用的自由度是在电路级定义的。当今最先进的超导量子处理器使用 transmon 量子比特，但这些只是丰富的超导量子比特之一；在考虑大规模量子计算机的系统级优化时，替代量子比特拓扑可能会证明是有利的。在这里，我们考虑对 Fluxonium 量子比特进行低温 CMOS 控制，这是最有前途的新兴超导量子比特之一。图 29.1.1 比较了 transmon 和 Fluxonium 量子比特。 transmon 是通过电容分流约瑟夫森结 (JJ) 实现的，是一种非线性 LC 谐振器，其谐振频率为 f 01，非谐性分别在 4-8GHz 和 200-300MHz 范围内。transmon 有限的非谐性约为 5%，限制了用于驱动量子比特 f 01 跃迁的 XY 信号的频谱内容，因为激发 f 12 跃迁会导致错误。以前的低温 CMOS 量子控制器通过直接 [3,4] 或 SSB 上变频 [5,6] 复杂基带或 IF 包络（例如，实施 DRAG 协议）生成光谱形状的控制脉冲；这些设备中高分辨率 DAC 的功耗和面积使用限制了它们的可扩展性。fluxonium 采用额外的约瑟夫森结堆栈作为大型分流电感。这样就可以实现 f 01 频率为 ~1GHz 或更低的量子比特，而其他所有跃迁频率都保持在高得多的频率（>3GHz，见图 29.1.1）[7]。与 transmon 相比，fluxonium 的频率较低且非谐性较高，因此可以直接生成低 GHz 频率控制信号，并放宽对其频谱内容的规范（但需要更先进的制造工艺）。在这里，我们利用这一点，展示了一种低功耗低温 CMOS 量子控制器，该控制器针对 Fluxonium 量子比特上的高保真门进行了优化。图 29.1.2 显示了 IC 的架构。它产生 1 至 255ns 的微波脉冲，具有带宽受限的矩形包络和 1GHz 范围内的载波频率。选择规格和架构是为了实现优于 0.5° 和 0.55% 的相位和积分振幅分辨率，将这些贡献限制在平均单量子比特门错误率的 0.005%。它以 f 01 的时钟运行，相位分辨率由 DLL 和相位插值器 (PI) 实现，而包络精度则由脉冲整形电路实现，该电路提供粗调振幅和微调脉冲持续时间（与传统控制器不同，使用固定持续时间和精细幅度控制）。数字控制器和序列器可播放多达 1024 步的门序列。图 29.1.2 还显示了相位生成电路的示意图。DLL 将这些信号通过等延迟反相器缓冲器 (EDIB) 后，比较来自电压控制延迟线 (VCDL) 的第一个和第 31 个抽头的信号。这会将 CLK[0] 和 CLK[30] 锁定在 180°，并生成 33 个极性交替的等延迟时钟信号。使用 CLK[30] 而不是 CLK[32] 来确保在 PFD 或 EDIB 不匹配的情况下实现全相位覆盖，这可能导致锁定角低于 180°。一对 32b 解复用器用于选择相邻的时钟信号（即 CLK[n] 和 CLK[n+1]），开关和 EDIB 网络用于驱动具有可选极性的 PI。 PI 单元由多路复用器和限流反相器组成。32 个单元并联组合，所选相位之间的权重由驱动多路复用器阵列的温度计编码的 31b 值设置（第 32 个反相器始终由 CLK[n] 驱动）。相位生成电路具有 11b 控制，可提供实现 0.5° 精度的裕度。图 29.1.3 显示了脉冲整形器原理图。它接收相移时钟并应用可编程幅度和持续时间的矩形包络。SW1 用于门控数字 CW 信号。然后，门控信号由一个电路缓冲和衰减，该电路由可变电阻器 R 0（16 个值，从 10 到 170kΩ）组成，通过 2:1 双调谐变压器连接到 50Ω 负载。该电路将可用功率降低了约 17 至 29dB，同时提供 50Ω 输出匹配并过滤脉冲频谱，为信号包络引入几纳秒的指数上升和下降时间，适用于大量子比特非谐性。R 0 、CP 和 CS 通过 SPI 总线进行编程，以进行静态预调谐。但是，提供了一个 0 至 18dB 衰减器电路，步长为 6dB，用于实时粗调幅度。输出端集成了 SW2，以提供额外的开-关隔离。PI 单元由多路复用器和限流反相器组成。32 个单元并联组合，所选相位之间的权重由驱动多路复用器阵列的温度计编码的 31b 值设置（第 32 个反相器始终由 CLK[n] 驱动）。相位生成电路具有 11b 控制，可提供实现 0.5° 精度的裕度。图 29.1.3 显示了脉冲整形器原理图。它接收相移时钟并应用可编程幅度和持续时间的矩形包络。SW1 用于门控数字 CW 信号。然后，门控信号由一个电路缓冲和衰减，该电路由可变电阻器 R 0（16 个值，从 10 到 170kΩ）组成，通过 2:1 双调谐变压器连接到 50Ω 负载。该电路将可用功率降低了约 17 至 29dB，同时提供 50Ω 输出匹配并过滤脉冲频谱，为信号包络引入几纳秒的指数上升和下降时间，适用于大量子比特非谐性。R 0 、CP 和 CS 通过 SPI 总线进行编程，以进行静态预调谐。但是，提供了一个 0 至 18dB 衰减器电路，步长为 6dB，用于实时粗调幅度。输出端集成了 SW2，以提供额外的开-关隔离。PI 单元由多路复用器和限流反相器组成。32 个单元并联组合，所选相位之间的权重由驱动多路复用器阵列的温度计编码的 31b 值设置（第 32 个反相器始终由 CLK[n] 驱动）。相位生成电路具有 11b 控制，可提供实现 0.5° 精度的裕度。图 29.1.3 显示了脉冲整形器原理图。它接收相移时钟并应用可编程幅度和持续时间的矩形包络。SW1 用于门控数字 CW 信号。然后，门控信号由一个电路缓冲和衰减，该电路由可变电阻器 R 0（16 个值，从 10 到 170kΩ）组成，通过 2:1 双调谐变压器连接到 50Ω 负载。该电路将可用功率降低了约 17 至 29dB，同时提供 50Ω 输出匹配并过滤脉冲频谱，为信号包络引入几纳秒的指数上升和下降时间，适用于大量子比特非谐性。R 0 、CP 和 CS 通过 SPI 总线进行编程，以进行静态预调谐。但是，提供了一个 0 至 18dB 衰减器电路，步长为 6dB，用于实时粗调幅度。输出端集成了 SW2，以提供额外的开-关隔离。
ESSCC 2024-机器学习加速器
3 TSMC，Hsinchu，Taiwan *同样信誉的作者（ECAS）增强视频质量对于在包括手机，电视和监视器在内的智能设备上获得了增强的用户体验至关重要。实用的硬件设计应在与带宽，区域和能源预算相关的严格限制下提供最小资源的高性能。在图像处理任务中，深入学习算法的广泛用法（包括超分辨率（SR）和降噪（NR））进一步强调了能量效率硬件解决方案的必要性。因此，新兴的关键要求是在实时和高分辨率方案中部署这些算法。但是，实现这一目标提出了几个挑战，如图20.1.1：1）高分辨率网络推断大大增加了由于其计算复杂性，低稀疏性和高精度要求而引起的功耗； 2）频繁的高精度数据交易到外部内存会导致与带宽使用相关的大量功率使用； 3）有效和灵活的机制对于支持各种网络结构和操作至关重要。域特异性加速器提供了一种有希望的解决方案来处理计算需求。总的来说，这些创新使NVE能够在0.46V时达到23.2吨/w的端到端能量效率，而面积的效率为12.0吨/mm 2的面积为1.0V。图20.1.2显示了整体体系结构，包括卷积（Conv）核心，计算机视觉（CV）核心和直接内存访问（DMA）模块。图20.1.3概述了DCIM核心设计和工作流。在这项工作中，提出了在3NM技术中制造的12B位数基于CIM的神经视觉增强引擎（NVE），其特征是：1）无重量的无重量数字计算机（DCIM）发动机，其重量切换率降低，以增强计算能力的功能； 2）卷积元素（CE）融合建立了工作负载平衡的管道架构，从而减少了外部内存访问和功耗； 3）自适应数据控制和带状优化机制支持DCIM中的卷积和转置卷积，并改善了利用率，并且对有效的数据遍历进行了优化的执行流。Conv Core包含11个阶段的管道CE，用于存储中间数据的功能映射存储器，CE融合接口和融合控制。a fine编译器分区将计算图分隔为时区域的循环和太空划分的条纹，以优化吞吐量和内存访问，然后在命令描述符中编码重量和设置。DMA将描述符解码并从DRAM或TCM中加载输入特征映射，以基于线的栅格扫描顺序为核心。在管道流中，每个CE从特征映射存储器和前面的管道阶段收集数据，并将其分配到DCIM宏。宏计算每个周期中的8组点产量，其中每组涉及72对12B元素。权重局部存储在18组行中，其特定集由行选择器选择。在实验结果中证明了使用更频繁使用的8b的12B激活和权重的必要性。在拟议的行开关更高的精度有助于产生更平滑的边缘和最小化超分辨率任务中的噪声。同样，在降低降噪任务中，更高的精度会导致较少的流动性，并产生更重的图像。DCIM的高效率很大程度上是由于记忆和逻辑之间的数据移动降低，这对于最大程度地减少了频繁的重量重音至关重要。先前的工作[1]引入了带有乒乓重量更新的2行DCIM设计，但除了dcim宏中的乒乓球重量存储外，它会引起重量重加载和其他SRAM的电源和面积。利用像素级网络中的权重较少，采用了18行DCIM来存储所有权重并消除重新加载。与[1]中提出的方法相比，这种方法分别将面积和功率降低了31％和28％。影响DCIM效率的另一个因素是重量排开关的频率，这是计算不同权重集合时发生的能量耗尽操作。延长行开关周期可以减少能源消耗，但它还需要在输入和输出缓冲区中存储更多像素，从而导致较大的面积在开销中。