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硅N沟道功率MOSFET CS100N03 B4华晶...
欧盟 RoHS 指令允许范围内。 警告 1. 超过器件的最大额定值使用可能会损坏器件，甚至造成永久性故障，影响机器的可靠性。建议在器件最大额定值的 80% 以下使用。 2. 安装散热器时，请注意扭矩和散热器的平稳性。 3. VDMOSFET 是对静电敏感的器件，使用时必须保护器件免受静电损坏。 4. 本出版物由华晶微电子制作，如有定期更改，恕不另行通知。
Alma Mater Studiorum 博洛尼亚大学档案馆......
2 意法半导体技术研发部，意大利阿格拉泰布里安扎 摘要 — 热载流子应力引起的性能退化是功率 LDMOS 晶体管可靠性的关键问题。对于 p 沟道 LDMOS 来说更是如此，因为与 n 沟道 LDMOS 不同，多数载流子和少数载流子都对器件可靠性起着根本性的作用。本文深入研究了新一代 BCD 集成 p 沟道 LDMOS 中热载流子应力引起的微观机制。彻底分析了竞争电子和空穴捕获机制对导通电阻漂移的影响。为此，据我们所知，我们首次使用了包括玻尔兹曼传输方程的确定性解和微观性能退化机制在内的 TCAD 模拟。对性能退化源和动态的深入了解将为未来的器件优化提供相关基础。
商用 P 沟道功率 VDMOSFET 作为 X 射线剂量计“2279
1 尼什大学电子工程学院，18000 尼什，塞尔维亚；stefan.ilic@nanosys.ihtm.bg.ac.rs (SDI)；sandra.veljkovic@elfak.rs (SV)；aleksandar.jevtic@elfak.rs (ASJ)；strax.dimitrijevic@elfak.rs (SD) 2 贝尔格莱德大学化学、技术和冶金学院微电子技术中心，11000 贝尔格莱德，塞尔维亚 3 格拉纳达大学电子与计算机技术系，18014 格拉纳达，西班牙；ajpalma@ugr.es 4 “Vinˇca”核科学研究所辐射与环境保护系，11000 贝尔格莱德，塞尔维亚； srbas@vin.bg.ac.rs 5 IHP—Leibniz-Institut für Innovative Mikroelektronik，15236 法兰克福，德国；andjelkovic@ihp-microelectronics.com * 通信地址：goran.ristic@elfak.ni.ac.rs † 本文是会议论文的扩展版本：Risti´c, GS；Jevti´c, AS；Ili´c, SD；Dimitrijevi´c, S.；Veljkovi´c, S.；Palma, AJ；Stankovi´c, S.；Andjelkovi´c, MS 无偏商用 p 沟道功率 VDMOSFET 对 X 射线辐射的敏感性。在 IEEE 第 32 届国际微电子会议（MIEL 2021）论文集上，塞尔维亚尼什，202 年 9 月 12-14 日；第 341-344 页。https://doi.org/10.1109/MIEL52794.2021.9569096。
CoolSiC™ MOSFET 栅极驱动电压指南...
通过在各种开关条件下进行长期测试，研究了英飞凌 CoolSiC™ MOSFET 的这种现象的特点。数据显示，开关应力会导致 V GS(th) 随时间缓慢增加。然而，无论选择何种参数，都从未观察到由开关引起的负 V GS(th) 漂移。在相同工作条件下承受应力的不同器件的 V GS(th) 漂移值相似。阈值电压 V GS(th) 的增加会降低 MOS 沟道过驱动 (V GS(on) – V GS(th) )，因此可以观察到沟道电阻 (R ch ) 的增加。这种现象在公式 [1] 中描述，其中 L 是沟道长度，W 是沟道宽度，μ n 是自由电子迁移率，C ox 是栅极氧化物电容，V GS(on) 是正导通状态栅极电压，V GS(th) 是器件的阈值电压 [2]。
立式碳钢再结晶通道的研究...
近年来，逻辑器件的量产技术已经发展到 3nm 技术节点[1]。未来，英特尔、三星、台积电将继续利用 2nm 技术节点的新技术，如环栅场效应晶体管 (GAAFET) [2,3]、埋入式电源线 (BPR) [4–8]，来优化逻辑器件的功耗、性能、面积和成本 (PPAC)。然而，横向器件的微缩越来越困难，流片成本已令各大设计公司难以承受。同时，垂直器件将成为未来 DRAM 器件中 4F2 单元晶体管的有竞争力的候选者 [9–13]。关于垂直器件的研究报道很多，大致可分为两条路线。“自下而上”路线利用金属纳米粒子诱导催化，实现垂直纳米线沟道的生长 [14,15]。然而该路线存在金属元素问题，如金污染，与标准CMOS工艺不兼容。另外，通过光刻和刻蚀工艺“自上而下”制作垂直晶体管器件的方法已被三星和IBM报道[16，17]。然而该路线也存在一些问题，例如器件栅极长度和沟道厚度难以精确控制，并且该路线中栅极无法与垂直器件的源/漏对齐。为了解决上述问题，提出了基于SiGe沟道的垂直夹层环绕栅极(GAA)场效应晶体管(VSAFET)，其在栅极和源/漏之间具有自对准结构[18–21]。最近，垂直C形沟道纳米片
在铁电体Hf0.5Zr0.5O2上插入Al2O3中间层扩大Si沟道FeFET存储窗口
基于AFNIA（HfO 2 ）的硅通道铁电场效应晶体管（HfO 2 Si-FeFET）在非挥发性存储器领域得到了广泛的研究[1-7]，这得益于掺杂HfO 2 中铁电性的发现[8]。文献报道中HfO 2 Si-FeFET的存储窗口（MW）大多在1-2 V左右[9-12]，不能满足其在多位存储单元应用的要求。为了提高MW，当前的措施主要通过降低掺杂HfO 2 铁电体与Si通道之间底部SiO x 夹层的电场，从而抑制掺杂HfO 2 /SiO x 界面处的电荷捕获[13-16]，同时增加SiO x 的数量。最近，有报道称MIFIS结构可以有效提高MW，并使用SiO 2 作为顶部夹层[17-21]。然而，Al 2 O 3 作为顶层尚未见报道。因此，我们报道 Al 2 O 3 层作为顶层中间层，以及 MW 对 Al 2 O 3 厚度的依赖性。
背栅石墨烯晶体管的接触电阻和迁移率
摘要 金属-石墨烯接触电阻是限制石墨烯在电子设备和传感器中技术开发的主要因素之一。高接触电阻会损害器件性能并破坏石墨烯固有的优良特性。在本文中，我们制造了具有不同几何形状的背栅石墨烯场效应晶体管，以研究接触和沟道电阻以及载流子迁移率随栅极电压和温度的变化。我们应用传输长度法和 y 函数法，表明这两种方法可以相互补充以评估接触电阻并防止在估计载流子迁移率对栅极电压的依赖性时出现伪影。我们发现栅极电压以类似的方式调节接触和沟道电阻，但不会改变载流子迁移率。我们还表明，升高温度会降低载流子迁移率，对接触电阻的影响可以忽略不计，并且可以根据施加的栅极电压诱导石墨烯薄层电阻从半导体行为转变为金属行为。最后，我们表明，消除接触电阻对晶体管沟道电流的不利影响几乎可以使载流子场效应迁移率翻倍，并且通过 Ni 接触的锯齿形成形可以实现低至 700 Ω · μ m 的竞争性接触电阻。
基于二维材料的晶体管，用于未来集成电路
硅互补金属氧化物半导体 (CMOS) 技术的缩放已达到 10 纳米以下技术节点，但进一步缩放越来越具有挑战性，因为器件的栅极静电要求大幅减少沟道厚度以保持所需的性能 1 。场效应晶体管 (FET) 的最终沟道厚度可能在 1 纳米以下范围内。但是，任何三维 (3D) 半导体晶体都无法轻易实现这一点，因为在沟道到电介质界面处电荷载流子的散射增加，导致迁移率严重下降 2 。二维 (2D) 半导体材料单层厚度约为 0.6 纳米，可以提供解决方案。这类材料包括过渡金属二硫属化物 (TMD)，其通式为 MX 2 ，其中 M 是过渡金属（例如，Mo 或 W），X 是硫属元素（例如，S、Se 或 Te）3 – 8。材料中没有悬空键也提供了实现更好的通道到电介质界面的潜力。基于机械剥离的单晶 2D 薄片的早期研究，以及基于大面积生长的合成 2D 单层的最新发展，都表明了 2D 晶体管的良好特性。然而，仍有许多挑战有待解决，这使得 2D FET 在未来超大规模集成 (VLSI) 技术中的应用潜力尚不明确。在本篇评论中，我们探讨了 2D FET 在未来集成电路中的发展。我们首先考虑大面积生长
半导体基础：物理和材料...
对于 1 m 厚的 Si 沟道，本征载流子密度 ni = 1.45 × 10 10 /cm 3 ，背景载流子面积密度为 ni × 10 4 cm = 1.45 × 10 6 /cm 2 。（×2，同时考虑电子和空穴）