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World File Search System漏极
具有复合源极-...的单向 p-GaN 栅极 HEMT
硅基氮化镓高电子迁移率晶体管 (HEMT) 以其低成本、大面积应用等优势在功率器件应用领域引起了广泛关注 [1]。近年来，双向开关在轧机、电梯、风力发电等许多工业双向功率转换应用中备受青睐。此外，常闭单向 HEMT 是实现高性能双向开关的重要器件 [2,3]。常闭单向 HEMT 通常通过在 HEMT 的漏极中嵌入肖特基势垒二极管 (SBD) 来实现。目前已经采用了氟注入或金属氧化物半导体技术。然而，在常闭单向 HEMT 中尚未见具有良好阈值电压 (V th ) 可控性和稳定性的 p-GaN 栅极技术 [4] 的报道。此外，凹陷式肖特基漏极[5]和场板技术[6]可以为实现具有小开启电压（V on ）、高击穿电压（BV）和良好动态性能的单向HEMT提供相关参考。本研究通过实验证明了一种具有凹陷肖特基漏极和复合源漏场板的单向p-GaN HEMT（RS-FP-HEMT）。研究并揭示了漏极电压应力对动态性能的影响。实验。图1（a）和（b）分别显示了传统的带欧姆漏极的p-GaN HEMT（C-HEMT）和提出的RS-FP-HEMT的示意横截面结构。这两个器件都是在GaN-on-Si晶片上制造的。外延结构由 3.4 µ m 缓冲层、320 nm i-GaN 沟道层、0.7 nm AlN 中间层、15 nm Al 0.2 Ga 0.8 N 阻挡层和 75 nm p-GaN 层（Mg 掺杂浓度为 1 × 10 19 cm −3）组成。器件制造首先通过反应离子刻蚀 (RIE) 形成 p-GaN 栅极岛。然后，蒸发 Ti/Al/Ni/-Au 金属堆栈并在 N 2 环境中以 850 ◦C 退火 30 秒。形成凹陷的肖特基漏极
航天级、100krad、100V、高侧电流感应电路 (Rev. A)
• PMOS 选择 1. PMOS 的阈值电压 |V th | 的绝对值需要足够小，以便运算放大器能够打开和关闭 PMOS 栅极。 2. PMOS 的零栅极电压漏极电流 (I DSS ) 定义栅极电压等于 V bus 时的漏电流。I DSS 设置较低的 V out 范围。 3. 如果从运算放大器输出 (V o ) 到栅极的线路电阻过大，则 PMOS 栅极电容会影响稳定性。此电容在 1/ ꞵ 曲线中增加了一个零点。如果零点位于 1/ ꞵ 和 Aol 截距点的左侧，相位裕度会减小。因此，最好使用小的栅极电容。 4. 根据军用标准，漏极-源极击穿电压必须是 V bus 的两倍，至少需要 200V 的击穿电压。
S 波段脉冲射频操作期间功率 GaN-HEMT 的可靠性和故障分析
本文报告了两项 AlGaN / GaN 高电子迁移率晶体管 (AlGaN / GaN HEMT) 技术（器件“A”和器件“B”）的可靠性研究。对雷达应用的实际工作条件下承受应力的器件进行了故障分析研究。这些器件经过脉冲射频长期老化测试，11000 小时后射频和直流性能下降（漏极电流和射频输出功率下降、夹断偏移、跨导最大值下降、跨导横向平移以及栅极滞后和漏极滞后增加）。热电子效应被认为是钝化层或 GaN 层中观察到的退化和捕获现象的根源。光子发射显微镜 (PEM)、光束诱导电阻变化 (OBIRCH)、电子束诱导电流 (EBIC) 测量与这一假设一致。这三种技术揭示了沿栅极指状物的非均匀响应和不均匀分布，此外，在漏极侧或源极侧的栅极边缘上存在一些局部斑点。对这些斑点进行光谱 PEM 分析可识别出可能与位错或杂质等晶体缺陷有关的原生缺陷。对 AlGaN / GaN HEMT 的两种技术进行的原子探针断层扫描 (APT) 分析支持了这一假设。APT 结果显示存在一些化学杂质，如碳和氧。这些杂质在器件“A”中的浓度相对较高，这可以解释与器件“B”相比，该器件的栅极滞后和漏极滞后水平较高。
APN318 47.2-51.4 GHz GaN 功率放大器
推荐组装说明 1. 旁路电容应为 100 pF（大约）陶瓷（单层），放置位置距放大器不超过 30 mil。 2. 在输入和输出上使用 <10 mil（长）x 3 x 0.5 mil 的带状线可获得最佳性能。 3. 必须按照指示从两侧偏置部件。 4. 如果漏极电源线干净，则不需要 0.1uF、50V 电容器。 如果要使用设备的漏极脉冲，请勿使用 0.1uF、50V 电容器。 安装过程
超大规模集成电路设计中的漏电功率恢复方法综述
关键词：工程变更单 (ECO)、状态相关泄漏功率、总负松弛 (TNS)、亚阈值泄漏功率。1. 引言无线通信设备、网络模块设计模块的主要性能参数是最小化功率。另一方面，更高的性能、良好的集成度、动态功耗是推动 CMOS 器件缩小尺寸的一些参数。随着技术的缩小，与动态功耗相比，漏电流或漏功率急剧增加。静态功耗增加的主要原因是漏功率，它涉及许多因素，如栅极氧化物隧穿泄漏效应、带间隧穿 (BTBT) 泄漏效应和亚阈值泄漏效应 [1]。器件在电气和几何参数方面的差异，例如栅极宽度和长度的变化，会显著影响亚阈值漏电流 [2]。某些泄漏元素包括漏极诱导势垒降低 (DIBL) 和栅极诱导漏极泄漏 (GIDL) 等，[3]。 65 nm 及以下 CMOS 器件最重要的漏电来源是：栅极位置漏电、亚阈值漏电和反向偏置结处 BTBT 引起的漏电。电压阈值的降低会导致亚阈值电流的增加，这允许在电压下降的帮助下保持晶体管处于导通状态。由于缩放
采用 RF 兼容工艺实现的功率 AlGaN/GaN HEMT 击穿失效机制研究
研究了功率 AlGaN/GaN HEMT 系列的击穿失效机制。这些器件采用市售的 MMIC/RF 技术与半绝缘 SiC 衬底制造。在 425 K 下进行 10 分钟热退火后，对晶体管进行了随温度变化的电气特性测量。发现没有场板的器件的击穿性能下降，负温度系数为 0.113 V/K。还发现击穿电压是栅极长度的减函数。在漏极电压应力测试期间，栅极电流与漏极电流同时增加。这表明从栅极到 2-DEG 区域的直接漏电流路径的可能性很大。漏电流是由原生和生成的陷阱/缺陷主导的栅极隧穿以及从栅极注入到沟道的热电子共同造成的。带场板的器件击穿电压从 40 V（无场板）提高到 138 V，负温度系数更低。对于场板长度为 1.6 l m 的器件，温度系数为 0.065 V/K。2011 Elsevier Ltd. 保留所有权利。
在半导体杂体中观察四极和偶极激子
1 E. L. Ginzton Laboratory, Stanford University, Stanford, CA 94305, USA 2 SLAC National Accelerator Laboratory, Menlo Park, CA 94025 3 Research Center for Electronic and Optical Materials, National Institute for Materials Science, 1-1 Namiki, Tsukuba 305-0044, Japan 4 Research Center for Materials Nanoarchitectonics, National Institute for Materials Science, 1-1 Namiki,日本Tsukuba 305-0044†这些作者同样为这项工作做出了贡献。*电子邮件：leoyu@stanford.edu **电子邮件：tony.heinz@stanford.edu van-der-waals（vdw）材料已经通过层组装开辟了许多通过层组装发现的途径，因为表现出电气可调节的亮度亮度，浓度和exciten contensect，cortensect，contensation and Exciten cortensation and ExciteN，contensation and ExciteNtion and ExciteNtion and ExciteN，并表现出。将层间激子扩展到更多的VDW层，因此提出了有关激子内部连贯性以及在多个接口处Moiré超级峰值之间的耦合的基本问题。在这里，通过组装成角度对准的WSE 2 /WS 2 /WSE 2杂体我们证明了四极激体的出现。我们通过从两个外层之间的相干孔隧道（在外部电场下的可调静态偶极矩）之间的相干孔隧穿来证实了激子的四极性性质，并降低了激子 - 外激体相互作用。在较高的激子密度下，我们还看到了相反对齐的偶极激子的相位标志，这与被诱人的偶性相互作用驱动的交错偶极相一致。我们的演示为发现三个VDW层及以后的新兴激子订购铺平了道路。