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World File Search System纠错码
基于纠错码的片上网络缓冲区保护优化
集成电路制造的最新技术需要一种通信架构，例如片上网络 (NoC)。NoC 缓冲器易受多单元翻转 (MCU) 的影响。此外，随着技术的缩小，MCU 的概率也会增加。因此，在 NoC 缓冲器中应用纠错码 (ECC) 可能成为解决可靠性问题的一种方法，尽管这会增加设计成本并需要具有更高存储容量的缓冲器。这项工作评估了两种 NoC 缓冲器数据排列模型，这些模型受三种类型的 ECC 保护，可保护存储信息，并与其他解决方案相比减少面积使用和功耗。我们通过将模型应用于三种类型的 ECC 并测量缓冲区面积、功率开销和错误覆盖率来评估容错 NoC 缓冲区方案的性能。实验结果表明，使用优化模型可保持 MCU 的可靠性，同时分别减少约 25% 和 30% 的面积消耗和功耗。
马约拉纳量子比特的一维纠错码
实现量子计算的主要障碍 [1] 是处理量子误差。从环境中分离出一点量子信息已经够具挑战性的了；然而，为了实现一台有用的量子计算机，必须维持数千个纠缠量子比特的相干性。拓扑量子比特的用途在于它们内置了容错能力，这是由于任意子和边界模式之间的空间分离 [2]。马约拉纳零模式 [3-5] 是 p 波超导纳米线的端模式，是拓扑量子计算中最有前途的方向之一 [4,6-14]。这些马约拉纳端模式可以非局部地存储信息，并且可以编织起来执行受拓扑保护的逻辑门 [15-22]。尽管拓扑量子比特具有一定程度的防错能力，但它们仍然需要纠错才能完全实现为计算量子比特。完美的马约拉纳量子比特将具有无限长，并保持在零温度下。非零温度会导致有限的准粒子密度，从而导致量子比特出现错误。存在诸如环面码 [ 2 ]、表面码 [ 23 – 26 ] 和颜色码 [ 27 – 29 ] 之类的纠错码，它们可以在马约拉纳量子比特上实现 [ 30 – 37 ] 或平面码 [ 38 , 39 ] 等其他方案。然而，这些纠错方案需要大量开销，需要大量冗余量子比特来捕获和纠正错误。正如 Kitaev 指出的那样 [ 2 ]，物质的任何拓扑相都可以识别为纠错码。在这一脉络中，我们要问，由马约拉纳纳米线链构建的一维 (1D) 费米子拓扑相 [40, 41] 是否可以与“费米子宇称保护的纠错码”联系起来。只要费米子宇称守恒，这样的链就可以防止量子误差，而且只需要一行物理量子比特，而不是一个表面。在本文中，我们展示了如何使用马约拉纳纳米线链来显著提高量子比特的寿命，因为马约拉纳量子比特中存在不同错误类型的层次结构。由于观察到的密度出乎意料的高
来自有限时钟参考框架的量子纠错码的连续横向门组
在介绍参考帧纠错任务 [ 1 ] 之后，我们展示如何通过使用参考帧与时钟对齐，将一组连续的阿贝尔横向逻辑门添加到任何纠错码中。据此，我们进一步探索一种绕过 Eastin 和 Knill 的无行定理的方法，该定理指出，如果局部错误是可校正的，则横向门组必须是有限阶的。我们可以通过在解码过程中引入一个小错误来做到这一点，该错误随着所用帧的维数而减小。此外，我们表明，这个误差有多小与量子钟的精确度之间存在直接关系：时钟越精确，误差越小；如果时间可以在量子力学中完美测量，则会违反无行定理。在多种参考系和误差模型的场景下研究了误差的渐近缩放。该方案还扩展到未知位置的误差，我们展示了如何通过参考系上的简单多数投票相关误差校正方案来实现这一点。在展望中，我们讨论了与 AdS/CFT 对应和 Page-Wooters 机制相关的结果。