XiaoMi-AI文件搜索系统
World File Search System硅片
翘曲变形和变形的优化模拟方法...
摘要 — 大型语言模型等生成式人工智能工作负载的计算需求每年增长 1000%，而摩尔定律的扩展每年仅提供 3% 的晶体管/平方毫米。为了缩小这些巨大的需求和供应指数之间的差距，行业不仅需要更好的芯片间互连，还需要将更多硅片集成到单个封装中的方法。本文将重点介绍 Groq 语言处理单元 (LPU TM ) 推理引擎的先进封装建模，这是迄今为止性能最高的大型语言模型推理引擎。更具体地说，本文将重点介绍准确的翘曲预测，这已成为对设计可靠性和可制造性具有深远影响的关键挑战。
使用改进的面积高效华莱士树乘法器...
摘要：乘法器在数字信号处理应用和专用集成电路中起着重要作用。华莱士树乘法器提供了一种具有面积高效策略的高速乘法过程。它使用全加器和半加器在硬件中实现。加法器的优化可以进一步提高乘法器的性能。提出了一种使用 NAND 门改进全加器的华莱士树乘法器，以实现减小的硅片面积、高速度和低功耗。用 NAND 门实现的改进全加器取代由 XOR、AND、OR 门实现的传统全加器。提出的华莱士树乘法器包含 544 个晶体管，而传统的华莱士树乘法器有 584 个晶体管用于 4 位乘法。
Ultrastar® Data60 存储平台 - Western Digital
传统的密集磁盘架经常会因相邻驱动器引起的振动而导致性能下降。传统平台还面临着冷却挑战，因为冷却空气会经过连续的驱动器排，随着气流路径的升温，冷却效率会降低。我们并行开发存储设备和平台，通过从硅片到系统设计 (Silicon to Systems Design) 应对这些挑战，这是一套基于设备、平台及其交互的整体视图而开发的技术。这些创新技术中的前两项是 IsoVibe™ 和 ArcticFlow™。IsoVibe 可减少振动引起的性能下降，而 ArcticFlow 通过将冷空气引入平台中间来解决冷却问题。这两项技术都有助于实现长期可靠性，从而实现我们对整个平台的五年有限保修。
第 22 章：2D 和 3D 架构的互连
过去 50 年来，摩尔定律一直推动着微电子行业的发展，它为硅片的缩小和不同 IP（知识产权）电路的同质 SoC（系统级芯片）集成提供了模板。展望未来，随着封装和微系统的物理、电气、热学和热机械属性的变化，HI 日益成为摩尔定律的补充，提供更完善的功能 [1-7]。现有和新型先进封装架构是维持和促进微电子行业增长的主要推动因素 [8-22]。这些架构支持新型异构 SiP（系统级封装）配置，以实现成本性能优化的微电子系统。近年来，许多使用先进 HI 的产品纷纷问世，证明了这一领域的重要性 [23-28]。
英国电力电子格局报告
近年来，半导体设备备受关注，尤其是由于应对全球 COVID-19 疫情的措施导致其供应链中断。尽管这些设备的短缺对众多行业和最终客户产生了巨大影响，但对于行业之外的人来说，半导体仍然是一个复杂领域。过去 18 个月，国内外的政策制定者都开展了活动，以研究如何加强半导体生态系统，尤其是美国和欧盟已承诺提供数千亿美元的支持。英国政府还宣布了一项支持计划，作为其国家半导体战略的一部分，该计划计划围绕硅片原型设计和小批量试点、先进封装、复合导体和 EDA 工具使用等多个重点领域，但没有特别关注功率半导体。
1 电子电路布图设计基础
本书从头开始介绍了布局设计的基本知识，涉及通常应用于数字电路的物理设计和模拟布局。这些知识为布局设计师提供了将电路设计过程中产生的结构描述转换为用于 IC/PCB 制造的物理布局所必须具备的关键意识和洞察力。本书介绍了将硅片转化为功能设备的技术诀窍，以了解布局所针对的技术（第 2 章）。以这些核心技术知识为基础，后续章节深入探讨了物理设计的具体约束和方面，例如接口、设计规则和库（第 3 章）、设计流程和模型（第 4 章）、设计步骤（第 5 章）、模拟设计细节（第 6 章）以及最后的可靠性措施（第 7 章）。除了作为工程专业学生的教科书外，本书还是当今电路设计师的基础参考书。
基于电路的电子自旋量子比特紧凑模型
摘要：如今，硅片上的电子自旋量子比特似乎是制造未来量子微处理器的一个非常有前途的物理平台。为了打破量子霸权障碍，数千个量子比特应该被封装在一个硅片中。微电子工程师目前正在利用当前的 CMOS 技术将操控和读出电子设备设计为低温集成电路。这些电路中有几个是 RFIC，如 VCO、LNA 和混频器。因此，量子比特 CAD 模型的可用性对于正确设计这些低温 RFIC 起着核心作用。本文报告了一种用于 CAD 应用的基于电路的电子自旋量子比特紧凑模型。本文对所提出的模型进行了描述和测试，并强调和讨论了所面临的局限性。
芯片设计中的人工智能
Rajesh Pendurkar 目前是 Capgemini Engineering 的工程总监，负责推动 DFT 架构以提供创新的硅片解决方案。此前，他曾在英特尔、博通和 Sun Microsystems 担任管理和工程职位。他的研究兴趣包括调试设计、内置自测试、优化算法和机器学习。他创立了 ASIC 设计和测试咨询公司 TriSquare Sense。他是加州大学圣克鲁斯分校的兼职教员。他在《IEEE 集成电路计算机辅助设计学报》等期刊和国际测试会议 (ITC) 等会议上发表了 20 多篇论文。他拥有 6 项专利，是 IEEE 1687 标准委员会工作组的成员。他在佐治亚理工学院获得电气和计算机工程博士学位，并在南加州大学马歇尔商学院获得工商管理硕士学位。
0.0023 毫米$^2$/ch. 具有刺激伪影抑制功能的增量编码、时分复用混合信号 ECoG 记录架构
摘要 — 本文展示了一种可扩展的时分复用生物电位记录前端，能够实时抑制差分和共模伪影。增量编码记录架构利用了皮层脑电图 (ECoG) 记录的功率谱密度 (PSD) 特性，结合了 8 位 ADC 和 8 位 DAC，以实现 14 位动态范围。利用数字反馈架构的灵活性，将 64 个差分输入通道时分复用到共享混合信号前端，与最先进的技术相比，通道面积减少了 2 倍。用于增量编码的反馈 DAC 还可以通过片外自适应环路消除差分伪影。本文包括对该架构的分析以及 65 nm CMOS 测试芯片实现的硅片性能测量（包括工作台和体内）。