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Ba 离子改性 Pb5Ge3O11 单晶的成分相关介电、铁电和电热特性
摘要：本文研究了Ba离子改性的典型氧化物单轴铁电单晶Pb5Ge3O11的一些铁电性质，包括介电常数、DSC、铁电极化和电热效应（ECE）测量。测量结果表明，增加Ba掺杂会显著影响所有测量参数，主要是通过降低居里温度、逐渐扩散相变、降低极化值以及矫顽场来影响。整体ECE的下降受到极化降低的影响。与纯PGO单晶相比，这一降幅从1.2K降至0.2K。然而，扩散相变的影响增加了其发生范围（高达30K），这可能对应用有益。
低介电常数、高耐热氟化邻苯二甲腈/空心玻璃微球复合材料的合理设计，适用于微电子封装
摘要：电子封装领域迫切需要具有树脂基体的高性能复合材料，因为它们具有低介电常数、出色的耐高温性、优异的耐腐蚀性、重量轻和易于成型等特点。在本文中，为了改变邻苯二甲腈的介电性能，制备了空心玻璃微球 (HGM) 填充的氟化邻苯二甲腈 (PBDP) 复合材料，其填料含量范围为 0 至 35.0 vol.%。扫描电子显微镜 (SEM) 观察表明改性 HGM 颗粒均匀分散在基质中。PBDP/27.5HGM-NH 2 复合材料在 12 GHz 时表现出 1.85 的低介电常数。含有硅烷化 HGM 填料的复合材料的 5% 热重温度 (T5) (481-486 ◦ C) 高于最低封装材料要求 (450 ◦ C)。此外，PBDP/HGM-NH 2 复合材料的耐热指数 (T HRI) 高达 268 ◦ C。PBDP/HGM-NH 2 复合材料的储能模量在 400 ◦ C 时显著增加至 1283 MPa，与 PBDP 邻苯二甲腈树脂 (857 MPa) 相比增加了 50%。本复合材料的优异介电性能和热性能可为电子封装和能源系统热管理的全面应用铺平道路。
农业中CRISPR-CAS系统的鸟类视图
摘要 - 在开发有希望的ULIS缩放技术的发展中，一个关键作用之一是由多孔介电特性扮演的，具有低介电常数，用于分离金属化系统中的互连。在此类膜的毛孔中的气态产物的凝结使得可以解决阻止这种膜整合的最重要的问题，以进行低破坏性的等离子体蚀刻。然而，研究孔隙率的方法也基于膜孔中凝结过程中的吸附等温线的研究。因此，毛孔吸附的研究是创建具有低介电常数的电介质的最重要的实际问题之一，并且研究了其结构化的低伤害方法。椭圆测量法的方法是一种易于实现和准确的方法，用于获得吸附等温线。但是，其对孔径分布的进一步分析和确定缩小为解决积分方程，这是一个错误的问题。在本文中，我们建议采用Tikhonov的统治方法来解决它。该方法在模型数据上进行了验证，并用于研究最初厚度为202 nm的低K介电样品，基于有机硅酸盐玻璃的介电常数为2.3。
通过自动化技术探索介电薄膜中的泄漏...
使用扫描探针显微镜 (SPM) 中的自动化实验探索介电薄膜中的电子传导途径。在这里，我们使用大视场扫描来确定局部导电点的位置，并开发 SPM 工作流程以自动化方式探测它们在更高空间分辨率下的动态行为，这些行为是时间、电压和扫描过程的函数。使用这种方法，我们观察到 20 纳米厚的铁电 Hf 0.54 Zr 0.48 O 2 薄膜中导电点的变化行为，其中导电点在连续扫描过程中消失并重新出现。扫描过程中还会出现新的导电点。自动化工作流程是通用的，可以集成到各种显微镜技术中，包括 SPM、电子显微镜、光学显微镜和化学成像。
采用低损耗和低介电常数树脂制成的 3D 打印介电透镜的 Ku 波段/Ka 波段模拟和测试
根据电磁有限元法的轶事经验，这种复杂性估计为 O(N^2)。因此，理论上，将问题体积减少四倍可将解决时间减少十六倍。一个简单的比较示例是根据所述透镜问题在一个频率（35 GHz）下构建的，在 HFSS 版本 2021R2 中仅进行一次自适应传递，并在一台运行速度为 3.50GHz 的两台 8 核 Intel(R) X eon(r) Gold 6144 处理器的计算机上运行。（由于购买了基本多核 HFSS 许可选项，因此在这些模拟示例中仅使用了四个内核。）四分之一模型产生 47,588 个四面体并在 131 秒内解决，而完整模型产生 181,817 个四面体并在 2143 秒内解决。因此，此示例的速度提高了 16.35 倍。请注意，这些比较的是总运行时间，而不仅仅是矩阵求解时间。
采用磁控溅射层间电介质直接形成 n+ 工艺，用于自对准共面氧化铟镓锌薄膜晶体管
具有交错结构（例如蚀刻停止 (ES) 和背沟道蚀刻 (BCE) 结构）的铟镓锌氧化物 (IGZO) 薄膜晶体管 (TFT) 已被证明可用作平板显示器中的电路器件 [1,2]。然而，由于栅极和源/漏极 (S/D) 电极之间的重叠，这些交错结构器件不可避免地具有较大的寄生电容，从而导致 TFT 器件的工作速度较低。自对准 (SA) 共面结构是克服该寄生电容问题的一种有前途的解决方案 [3]。形成导电的 n + -IGZO 以获得有源 S/D 区和 S/D 电极之间的欧姆接触是 SA 共面器件的重要工艺。已经提出了许多用于该工艺的方法，并且制备的 IGZO 器件具有良好的性能。通常使用等离子体处理（Ar、H2 等）[4,5] 和深紫外（DUV）照射 [6] 。然而，这些解决方案需要一个额外的步骤，如图 1a 所示，这会导致额外的工艺成本。在 SiO2 栅极绝缘体（GI）过蚀刻期间形成 n + -IGZO 是一种简单的方法 [7,8]。然而，当 GI 蚀刻等离子体可以蚀刻 IGZO 薄膜时，这种方法并不适用。最近，已经证明通过简单地涂覆有机层间电介质（ILD）可以形成 n + -IGZO 区域，并且获得了 24 Ω·cm 的沟道宽度归一化 S/D 串联电阻（R SD W）[9]。本报告展示了在 ILD 沉积过程中形成 n + -IGZO 区域的可能性。基于这个想法，其他制造低 R SD W SA 共面 IGZO TFT 的新方法值得研究。在这项工作中，我们使用磁控溅射工艺沉积 SiO x ILD 并同时为 SA 共面 IGZO TFT 形成 n + -IGZO 区域。这样，ILD 沉积和 n + 形成可以合并为一个步骤，如图 1b 所示。制造的器件具有相当低的 R SD W 。降低 IGZO 薄膜的机制
在 CVD 石墨烯上无种子层沉积高 k 电介质以增强栅极控制能力
摘要：栅极绝缘体是决定石墨烯场效应晶体管 (GFET) 性能的最重要因素之一。栅极电压对导电通道的良好静电控制需要较薄的栅极氧化物。由于缺乏悬挂键，通过原子层沉积 (ALD) 工艺生长的栅极介电膜通常需要种子层。种子层可实现介电膜的高质量沉积，但可能导致最终介电膜厚度大幅增加。针对该问题，本文提出了一种改进工艺，在原子层沉积之前使用蚀刻溶液去除自氧化的 Al 2 O 3 种子层，Al 2 O 3 残留物将提供石墨烯表面的成核位点。受益于电介质膜厚度的减小，与使用标准 Al 蒸发种子层方法的 GFET 相比，使用此方法作为顶栅电介质膜沉积工艺的 GFET 的跨导平均增加了 44.7%。
3D 打印介电晶体的有效介电常数测量
摘要 — 增材制造为创新天线和微波元件提供了新的可能性。为了充分发挥其潜力，必须充分利用 3D 打印技术提供的功能。3D 打印结构化电介质目前在这方面受到广泛关注。然而，表征这种晶体结构的介电性能并不容易，而且经常需要对这种性能做出假设。本文展示了在具有不同填充率的简单立方 (SC) 和面心立方 (FCC) 晶体几何中，增材制造结构化电介质的介电常数和损耗角正切的表征。将测量结果与 Maxwell-Garnett 有效介质近似预测的值以及从长波长极限的三维平面波展开法 (PWEM) 中提取的有效折射率进行了比较。
PVC：NH4I 固体聚合物电解质 (SPE) 的阻抗和介电特性：高电阻率 SPE 的制造步骤
1 苏丹王子大学数学与科学系，邮政信箱 66833，利雅得 11586，沙特阿拉伯；muaffaqnofal69@gmail.com 2 哈米德·马吉德先进聚合物材料研究实验室，苏莱曼尼大学科学学院物理系，Qlyasan Street，Sulaimani 46001，库尔德斯坦地区政府，伊拉克 3 科马尔科技大学工程学院土木工程系，苏莱曼尼 46001，库尔德斯坦地区政府，伊拉克 4 苏莱曼尼大学科学学院化学系，Qlyasan Street，Sulaimani 46001，库尔德斯坦地区政府，伊拉克；hewa.ghareeb@univsul.edu.iq 5 人类发展大学健康科学学院科学医学实验室系，苏莱曼尼 46001，库尔德斯坦地区政府，伊拉克； jihad.chemist@gmail.com 6 数学与科学系，女子校区，苏丹王子大学，邮政信箱 66833，利雅得 11586，沙特阿拉伯；elhamdannoun1977@gmail.com 7 化学系，科学学院，诺拉公主大学，邮政信箱 84428，利雅得 11671，沙特阿拉伯；sialsaeedi@pnu.edu.sa * 通信地址：shujahadeenaziz@gmail.com
可构想的介电启用结构化mems和2.5D / 3D键合系统< / div>
Materials • Substrate: 200mm Silicon • Adhesion Promoter: AP9000C • Dielectric: CYCLOTENE TM 6505 Dielectric (positive tone) Bonding Evaluation 1) Priming with AP9000C: 200mm Wafer Track • 2000rpm spin coat, 150˚C/60sec 2) Spin Coat: 200 mm Wafer Track • 1250 rpm/45 sec targeting 5.5 um after development • 90˚C/90秒3）曝光工具：掩模对准器•ABCD面膜平方柱（1-300 UM功能）•20 UM接近差距4）曝光后延迟延迟：〜15分钟5）开发：200mm Wafer Track