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FPGA配置合金相关的分支预测器
说明管道是改善处理器速度的最杰出技术之一；尽管如此，这些管道的阶段仍在不断面对由嵌套条件分支引起的摊位。在执行嵌套条件分支的过程中，跑步分支的行为取决于先前的历史记录信息；因此，这些分支在降低条件分支之间分支预测因子的预测准确性方面具有最大的影响。这项研究的目的是通过引入结合本地和全球预测技术的分支预测变量的硬件模型来减少由相关分支引起的失速周期。此预测因子将合金预测变量的预测特性与相关预测指标的预测特性相结合。在VHDL中实现的预测器设计（非常高速IC硬件说明语言）已插入先前设计的MIPS（无连锁管道管道式阶段的微处理器）中，并通过使用选择排序的算法来确认程序的预测准确性，以将不同组合的100个不同组合的输入数量分类。
使用仲裁器在 AHB IP 中进行多主通信
本研究详细阐述了具有四个主控与单个内存系统交互的 AMBA 总线接口，在内存控制器和其他支持外设之间使用仲裁器。使用 VHDL 开发了不同的模块，即 AHB MSTER、AHB SLAVE INTERFACE 和 AHB ARBITER（循环算法）。进一步将 FIFO、RAM 和 ROM 与内存控制器集成。四个 AHB 主控在仲裁器的帮助下启动操作并在单个总线上向内存控制器生成必要的控制信号。与 AHB BUS 系统中多数据通信的先前研究相比，所提出的架构显示了区域高效的管理。该系统模型与 Xilinx XC6vx75t-2ff484 合成，并使用 MODELSIM 进行仿真。索引词：AMBA、AHB Master、AHB Slave、AHB Arbiter、SOC、Xilinx。© 2020 由 MECS Publisher 出版。由现代教育和计算机科学研究协会负责选择和/或同行评审
短期证书冬季培训课程...
实验室处理 • 使用 Verilog/VHDL 编程 • 处理不同的微制造技术 • 传感器制造 • 石墨烯材料制造 • 处理 FPGA 板 资格：应聘者应至少拥有 ECE/IEE/电气/CSE/IT/电子科学硕士或同等学位，工学学士/技术学士 2 年级及以上学历。 录取：申请表将由加尔各答贾达夫布尔大学电子与电信工程系 IC 中心 3 楼发放，也可从我们的网站 [www.jaduniv.edu.in 或 https://jadavpuruniversity.in] 下载。填写好的申请表应于周一至周五上午 11 点至下午 5 点送达 IC 中心。课程费用：7,000/- 卢比（JU 学生可享受 20% 折扣）+ 18% GST 即期汇票，抬头为“ REGISTRAR, JADAVPUR UNIVERSITY ”，可在加尔各答的任何国有分支机构支付。一旦缴纳，课程费用将无法退还。不提供宿舍住宿。附件：一张 PP 尺寸照片、Madhyamik 准考证/出生证明复印件、高中成绩单、学期成绩单 [需附上成绩单/证书的认证/自认证副本]
CCSDS 无损多光谱和高光谱卫星图像压缩标准的实施
本文介绍了符合空间数据系统咨询委员会 (CCSDS) 121.0-B-2 和 CCSDS 123.0-B-1 无损卫星图像压缩标准的两个知识产权 (IP) 核的建模、设计和实现。CCSDS 121.0-B-2 描述了一种基于 Rice 自适应编码的无损通用压缩器。CCSDS 123.0-B-1 标准描述了一种专为高效机载高光谱和多光谱图像压缩而设计的无损算法，它基于预测和基于熵的编码结构。后者提供了两种选项：样本自适应和块自适应编码器，对应于 CCSDS 121.0-B-2 算法。这些 IP 核被设计为独立的压缩器，但由于专用接口，它们可以轻松地以即插即用的方式组合在一起使用。此外，还提供了用于配置和外部存储器访问的标准接口。设计过程包括考虑几种不同的硬件架构，以便同时最大化吞吐量并优化机载资源的要求。这两个 IP 都符合标准中考虑的高可配置性。获得的 VHDL 代码完全独立于技术，因此可用于针对太空环境中感兴趣的任何现场可编程门阵列 (FPGA) 或 ASIC，旨在在卫星中高效执行压缩，尽管固有的
伪混沌数发生器的设计、基于 FPGA 的实现及性能
摘要 —混沌序列伪随机数生成器 (PRNG-CS) 在各种安全应用中引起了关注，尤其是对于流和分组密码、隐写术和数字水印算法。事实上，在所有基于混沌的加密系统中，混沌生成器都起着至关重要的作用并表现出适当的加密特性。由于技术的爆发，以及物联网 (IoT) 技术的快速发展及其各种用例，PRNGs-CS 软件实现仍然是一个未解决的问题，以满足其服务要求。硬件实现是实现 PRNGs-CS 的最旗舰技术之一，目的是为此类应用程序安全提供高性能要求。因此，在这项工作中，我们提出了一种新的基于 PRNGs-SC 的架构。后者由三个弱耦合的离散混沌映射以及分段线性混沌映射 (PWLCM)、斜帐篷和 Logistic 映射组成。混沌系统是在 Xilinx Spartan™-6 FPGA 板上设计的，使用超高速集成电路硬件描述语言 (VHDL)。在 ISE Design Suite 环境中执行的模拟结果证明了我们提出的架构在抵抗统计攻击、吞吐量和硬件成本方面的有效性。因此，基于其架构和模拟结果，所提出的 PRNG-SC 可用于加密应用。
在 Xilinx Virtex-4 FPGA 中实现数字射频存储器
数字射频存储器 (DRFM) 是国防工业广泛使用的一种技术，例如，用于生成虚假雷达目标的电子对抗设备。DRFM 技术的目的是使用高速采样以数字方式存储和重建射频和微波信号。在 Saab Bofors Dynamics AB，该技术用于电子战模拟器 (ELSI) 等。DRFM 技术在安装在 ELSI 电路板上的全定制 ASIC 电路中实现。如今，可编程硬件领域的进步使得在现场可编程门阵列 (FPGA) 中实现 DRFM 设计成为可能。与全定制 ASIC 设计相比，FPGA 技术具有许多优势。因此，本硕士论文的目的是开发一种新的 DRFM 设计，该设计可以在 FPGA 中实现，使用一种名为 VHDL 的硬件描述语言。本硕士论文的方法是首先制定时间计划和需求规范。之后，根据需求规范制定设计规范。这两个规范已成为开发 DRFM 电路的基础。设计要求之一是电路应能够通过外部以太网接口进行通信。因此，部分工作是审查市场上可用的外部以太网模块。结果是一个通过模拟测试的 DRFM 设计。测试表明，设计按照设计规范中的描述工作。
预计每学期开设的课程 机器人与自主系统 以下课程表基于历史模式和预期安排。
课程编号 课程名称 先修课程* 夏季 秋季 春季 525.610 机器人系统的微处理器 525.637 强化学习基础 O 525.642 使用 VHDL 进行 FPGA 设计 O VL/O VL/O 525.645 现代导航系统 OO 525.661 无人机系统与控制 525.609 OO 525.728 检测与估计理论 525.614 VL O 525.777 控制系统设计方法 525.666, 525.609 IP（奇数） 535.622 机器人运动规划 OO 535.630 机器人运动学与动力学 OO 535.642 机械工程控制系统 O 535.645 数字控制与系统应用 535.642 O 535.724 机器人动力学和航天器 O 535.726 机器人控制 535.630 IP 535.741 最优控制与强化学习 535.641 O 605.716 复杂系统的建模与仿真 VL 605.724 应用博弈论 O 605.745 不确定性下的推理 O 625.615 优化简介 OO 625.741 博弈论 625.609*, 625.603* O (偶数) 625.743 随机优化与控制 625.603* VL (奇数) 665.645 机器人人工智能 VL VL VL 665.681 传感系统的应用 AS.110.109, 605.206 VL VL VL 665.684 机器人系统开发685.621, 535.641, 605.613, 535.630 VL VL VL
博士阿拉克·马宗德
编程语言：VERILOG、VHDL 逻辑模拟器（前端）：XILINX VIVADO 电路模拟器（后端）：VIRTUOSO WITH SPECTRE（Cadence）CUSTOM COMPILOR HSPICE（Synopsys）PYXIS WITH ELDO（Mentor Graphics）布局分析仪（后端）：使用 ASSURA 的 DRC/LVS 和使用 QUANTUS 的 RCX（Cadence）使用 IC VALIDATOR 和 HERCULES 的 DRC/LVS/RCX（Synopsys）使用 CALIBRE 的 DRC/LVS/RCX（Mentor Graphics）专业服务：期刊审稿人：INTEGRATION、THE VLSI JOURNAL、ELSEVIER IEEE TRANSACTIONS ON CAD（TCAD）IEEE TRANSACTIONS ON NANOTECHNOLOGY IEEE CONSUMER ELECTRONICS MAGAZINE MICROELECTRONICS JOURNAL， ELSEVIER JCSC、世界科学国际。 J. ELECTRONICS，TAYLOR & FRANCIS 印度纯物理与应用物理杂志 低功耗电子杂志，ASP JMSTE，欧亚半导体科学与技术，IOP 应用计算与信息学，ELSEVIER 会议组织者/审阅者： IFSA MicDAT – 2018，西班牙巴塞罗那 IEEE ICEECCOT-2018，印度迈苏鲁 IEEE INDICON – 2018，印度 IIT ROORKEE IEEE ICCE – 2018，美国拉斯维加斯 IEEE iNIS/iSES-2016/17/18，印度海得拉巴 IEEE CICT-2017，印度瓜廖尔 IEEE IESC – 2017，印度西隆 IEEE ICEECCOT-2017，印度迈苏鲁 IEEE ICECS – 2016，法国摩纳哥 IEEE MWSCAS-2016，阿联酋阿布扎比 IEEE RAECS-2015，印度昌迪加尔 SPRINGER IC3T-2015，海得拉巴 IEEE ICIIC-2015，印度浦那 IEEE ICACCE-2015，印度德拉敦 会员资格：
QHDL：量子计算的低级电路描述语言
变分的特征素[1]或新兴的量子机学习[9]，将计算分配给Quantum和经典部分，它们共同解决给定问题。与当今的松散集成的量子计算系统相比，在通用计算机上进行了经典的处理，我们设想，如图1所示，紧密整合的系统至少在这些部分中至少发生在量子处理器附近的专用硬件中的某些部分，变得更加可行。例如，这样的系统可能有助于处理具有低延迟和高带宽要求的实时或流数据，从重复的量子计算中进行更高级的统计收集，或者实施闭环杂交算法，其中量子计算部分地观察到量子计算，并将控制回到量子处理单元（QPU）量子（QPU）中，同时量化了量子量的量子，该量子量量子（QPU）量身定量，同时又有量子量。合适的硬件已经由其他人构建[12]，尽管重点不同。在这项工作中，我们专门针对经典部分和量子零件之间的高度优化的整合，这与诸如Qiskit或CIRQ之类的流行方法[6]。我们使用对序列进行的隐式公式，其中与QASM [2]和Quil [10]相比，进行基本操作而不是显式ISA方法。这项工作的主要贡献是第3节中QHDL语言的定义，以及概念验证QHDL/VHDL共同模拟环境的实施虽然Quingo [3]等现有框架可以通过基于指令的经典计算来处理量子计算的实时集成，但我们建议利用用于门或寄存器 - 转移级别建模的硬件说明语言的精细粒度计时功能。