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中国的供应链策略和印度的电子行业
半导体芯片设计的进步 - 通过组合较小的芯片来提高性能和效率。较高的晶体管密度 - 提高芯片性能并降低功率使用。AI处于边缘 - AI驱动的设备可更快地启用自动化和智能系统的本地数据处理。神经形态计算模仿人脑的有效AI处理。可持续性的重点 - 通过更好的回收和更长的产品生命周期来减少电子废物的努力。开发节能电子设备以降低环境影响。物联网（IoT）增长 - 增加连接的设备可驱动数据收集和自动化。工业物联网（IIT）提高了制造和物流的效率。5G和未来连接5G扩展 - 启用更快的速度和新的技术应用程序。6G研究 - 正在进行更大的连接性。灵活且可穿戴的电子设备可折叠显示器 - 正在推进手机，可穿戴设备和标牌可穿戴技术 - 智能手表继续随着新功能而发展。量子计算进度 - 仍处于早期阶段，但在药物发现，材料科学和加密技术方面具有潜力。正在进行研究以开发强大而稳定的量子计算机。
逻辑和记忆chiplets的玻璃插座器集成
摘要 - 与硅相比，与2.5D异质整合的令人信服的选择已成为令人信服的选择。它允许以低成本直接安装在顶部的嵌入式模具与传统的翻转芯片模具之间的3D堆叠配置。此外，玻璃中的互连螺距和通过玻璃（TGV）直径与硅中的对应物相当。在这项研究中，我们研究了玻璃间插座提供的3D堆叠的功率，性能，面积（PPA），信号完整性（SI）和功率完整性（PI）优势（PI）优点。我们的研究采用了chiplet/封装共同设计方法，从RISC-V chiplets的RTL描述到最终的图形数据系统（GDS）布局，利用TSMC 28NM用于chiplets和Georgia Tech的Interposer的Georgia Tech的3D玻璃包装。与硅相比，玻璃插入器的面积降低了2.6倍，电线长度降低了21倍，全芯片功耗降低了17.72％，信号完整性增加了64.7％，功率完整性提高了10倍，热量增加了35％。此外，我们通过3D硅技术提供了详细的比较分析。它不仅突出了玻璃插入器的竞争优势，而且还为每个设计的潜在局限性和优化机会提供了重要的见解。
cifher：具有可重大结构的基于芯片的FHE加速器
摘要 - 同构加密（FHE）是备受关注的隐私解决方案，但是FHE的高计算开销对其实际采用构成了挑战。尽管先前的研究试图设计ASIC加速器来减轻开销，但他们的设计需要过多的芯片资源（例如，区域）来包含和处理大量操作数据。我们提出了一个基于芯片的FHE加速器Cifher，它具有可重大的结构，以通过具有成本效益的多芯片模块（MCM）设计来应对挑战。首先，我们设计了一种灵活的核心体系结构，其配置可调节以符合chiplets的全球组织和设计约束。其独特的功能是一个可组合功能单元，为数字理论变换提供了不同的计算吞吐量，这是FHE中最主要的函数。然后，我们建立了一般的数据映射方法，以最大程度地减少互连开销，当将芯片组织到MCM包装中时，由于包装约束，这将变成了重要的瓶颈。这项研究表明，由许多紧凑型芯片组成的Cifher软件包提供的性能可与最先进的单片ASIC加速器相提并论，同时大大降低了整个包装范围的功耗和制造成本。索引术语 - 同构加密，域特异性档案，chiplet
NASA 球栅阵列 (BGA) 和芯片尺寸 BGA (DSBGA) 选择和应用指南
目标和产品 本指南文件介绍了在高可靠性应用中使用先进塑料球栅阵列 (BGA) 和芯片尺寸 BGA (DSBGA) — 商用现货 (COTS) — 封装技术和组件的建议。最先进和高密度的 BGA 采用倒装芯片球栅阵列 (FCBGA) 配置，输入/输出 (I/O) 超过 2000 个，间距为 1 毫米。间距小于 1 毫米（低至 0.3 毫米）的 DSBGA 通常最多有几百个 I/O。由于更大芯片的产量挑战和节点缩小的高成本，业界已转向实施系统级封装 (SiP)。先进的 SiP 集成芯片技术（称为 Chiplet）是电子封装技术的下一个范式转变。本指南简要讨论了先进的 COTS 封装技术趋势，并提供了两个测试评估示例；一个针对 BGA，另一个针对 DSBGA。对于这两个类别，测试结果涵盖了关键工艺问题、质量指标和质量保证 (QA) 控制参数，随后提供了全面的测试数据以解决热循环可靠性和局限性。最后，报告摘要中包括了从这些评估中吸取的经验教训得出的关键建议。针对低风险灌注航天应用，给出了 COTS BGA/DSBGA 封装技术的具体建议，同时考虑了任务、环境、应用和寿命 (MEAL) 要求。
Ascend：具有光子互连的可扩展且节能的深度神经网络加速器
摘要 — 为了追求高推理精度，近期深度神经网络 (DNN) 模型的复杂性和规模显著增加。基于芯片的加速器被认为是一种可行的扩展方法，可为此类 DNN 模型的有效处理提供强大的计算能力和片上存储器。然而，在之前的基于芯片的加速器中使用金属互连进行通信对系统性能、能源效率和可扩展性构成了重大挑战。光子互连具有与距离无关的延迟、高带宽密度和高能源效率等特点，可以充分支持跨芯片的通信。此外，显著的广播特性使光子互连适用于通常会引发普遍的广播通信的 DNN 推理。在本文中，我们提出了一种基于芯片的可扩展光子互连 DNN 加速器，名为 A SCEND。 A SCEND 引入了 (1) 一种新型光子网络，支持无缝芯片内和芯片间广播通信以及不同卷积层的灵活映射，以及 (2) 一种定制数据流，利用广播特性的便利性，并通过同时处理共享输入数据的计算来最大化并行性。使用多个 DNN 模型的仿真结果表明，与其他具有金属或光子互连的最先进的基于芯片的 DNN 加速器相比，A SCEND 分别实现了 71% 和 67% 的执行时间和能耗减少。
内容
前沿人工智能 (AI)/图形/移动处理器、动态随机存取存储器 (DRAM) 器件和异构集成 IC 堆栈都面临着同样的热管理挑战，即被测器件 (DUT) 太热而无法测试。即使在室温晶圆卡盘设置下，移动片上系统 (SoC) 器件结温也可能达到 100°C 至 150°C 之间。对于全晶圆 DRAM 测试，单次着陆测试期间可能施加高达 2,000W 的功率。最近的技术路线图显示散热要求甚至更高，最高可达 3,500W。随着异构集成芯片堆栈的兴起，测试单元热管理变得更加复杂。在测试堆叠有多个芯片的基片时，每个硅片面积的热负荷会增加一个数量级。如果不控制温度，可能会导致探针烧毁、器件损坏和测试结果不准确。除非先测量温度，否则无法控制温度。 ATT-Systems（FormFactor 旗下公司）的低热阻 (LTR) 晶圆夹盘技术在热夹盘上应用了多个温度传感器，以准确检测 DUT 温度并调节散热以达到所需的测试温度。LTR 在生产测试中表现出良好的效果，解决了“温度过高而无法测试”的难题。
ISSCC 2025 高级计划 - 草案 2-1-2025
“解锁创新：电路技术和芯片间链路和小芯片生态系统的新方法” “空间应用的无线通信技术：从卫星到碟形天线和智能手机” 90 分钟的教程提供背景信息并回顾特定电路和系统设计主题的基础知识。在全天的高级电路设计论坛上，顶尖专家以类似研讨会的形式介绍最先进的设计策略。论坛面向技术领域经验丰富的设计师。2 月 16 日星期日，有两场活动：“指导课程/网络宾果”将于下午 4:00 开始。此外，学生研究预览 (SRP) 将于晚上 8:00 开始，其中包括 60 秒的介绍性演讲，随后是来自世界各地选定的研究生研究人员的海报展示。SRP 将以 Jan Rabaey 教授 (加州大学伯克利分校) 的一场鼓舞人心的演讲开始。2 月 17 日星期一，ISSCC 2025 上午 8:00 就“推动人工智能革命的硅引擎”这一主题提供四篇全体会议论文。 星期一下午 1:30，有五场平行技术会议，随后是下午 5:30 向所有 ISSCC 与会者开放的社交时间。社交时间与图书展示和作者访谈同时举行，还将包括演示会议，展示海报和选定论文的现场演示。2 月 18 日星期二，上午和下午将有六场平行技术会议。图书展示和作者访谈将伴随第二次演示会议。周二晚上包括三项活动，标题为：
芯片到晶圆 (d2w) 键合解决方案
直接键合技术不断发展，以应对“更多摩尔”和“超越摩尔”的挑战。自 20 世纪 90 年代绝缘体上硅 (SOI) 技术的出现以来，CEA-Leti 已在直接键合方面积累了丰富的专业知识。从那时起，CEA-Leti 团队一直在积极创新直接键合，以拓宽应用领域。该技术基于室温下两个紧密接触的表面之间的内聚力。然后，范德华力（氢键）和毛细桥产生所需的粘附能。键合后退火将弱键转变为共价键，最终形成一块材料。随着混合键合的出现，直接键合现在不仅解决了基板制造问题，还解决了 3D 互连领域的问题。本文介绍了 CEA-Leti 开发的不同直接键合技术及其在微电子行业和研发中的应用。在文章的第一部分，简明扼要地介绍了直接键合物理学。然后，概述了最先进的键合技术，包括晶圆对晶圆 (WTW) 混合键合、芯片对晶圆 (DTW) 混合键合和 III-V 异质键合。针对合适的应用领域，比较了每种技术的优势、挑战、应用和利害关系。第三部分重点介绍 CEA-Leti 在 ECTC 2022 和 ESTC 2022 上展示的最新混合键合 D2W 结果。讨论了集成挑战以及专用设备开发的作用。最后一部分介绍了潜在的市场和相关产品，并以具有硅通孔 (TSV) 和多层堆叠的芯片为例。
直肠神经内分泌肿瘤的遗传改变和治疗和预后的适应症：系统评价
高级LSI包装的最新趋势：纺织品科学和技术纤维纤维创新培养基的应用简介，新生大学，3-15-1 TOKIDA，UEDA，NAGANO 386-8567，日本 *ueno-t@shinshu-t@shinshu-u.ac.jp for for for for for for hy for高lse ands for高lsi，2D软件包也称为MCM（多芯片模块），Fowlp（扇出晶圆级包装），该包装已应用于智能手机，2.5D包装，使用硅芯片作为插入器，芯片嵌入式包装，以补偿2D和2.5D包装的缺点，以及最近引起了重大关注的3D包装。虽然通过缩小关键特征大小和扩展规则来提高性能变得越来越困难，但提议的chiplet概念使软件包技术在进一步提高LSIS的性能方面发挥了作用。关键字：MCM（多芯片模块），FOWLP（扇出晶圆级包装），2.5D包装，芯片嵌入式包装，3D包装，chiplets，chiplets，光敏材料1。引言数字化协会通过增强LSI（大规模集成）性能的大大提高。此外，数据科学的增长，数据通信的扩展，人工智能（人工智能），物联网（物联网），绿色技术，自动驾驶将需要更高的绩效计算机。这些对支持上述技术的更高绩效LSI的需求正在继续。LSI通过在LSI芯片和缩放定律中的关键特征大小的收缩来提高性能的历史。目前，每芯片晶体管的数量超过100亿，接近1000亿。这是通过图案大小收缩光刻技术实现的，而且努力正在继续。但是，据说所谓的摩尔定律通过增加组件密度来降低成本，从而开始放慢速度。较小特征大小的光刻的持续发展变得越来越昂贵，并且通过增加的最先进设备的成本（例如EUV曝光工具），复杂的过程，诸如多模式的过程以及新晶体管结构的复杂性（例如Fin Finfet）（Fin Field-field-
chip-scale-review_july-august_2023-digital.pdf
d v a n c e d p a c a c a g i n g技术正在为人工智能（AI），5G，高性能计算（HPC），智能汽车和其他应用程序提供硬件改进，这些应用程序将为半导体行业提供持续增长的延续增长。多年来，包装行业已经不懈地过渡到启用技术。首先使用Flip-Chip，然后是晶圆包装，现在是2.5d和3D包装技术。今天，这些技术已通过传统的后端光刻工具的某些限制扩展到它们的限制。以边缘计算为例。已经在增长轨迹上，该应用程序需要大量存储和高I/O，以满足网络边缘数据分析，推理和决策的积极新需求。新的要求正在推动新的技术要求，用于后端光刻工具。T SMC主席Mark Liu的高级P A CK A G I N G W A S N O T E D的突出性，他最近指出：“对先进包装的需求远远超过了当前的生产能力[1]。”刘进一步指出，该公司正在“加速生产能力的增长”，以符合对高级包装的需求，并“支持下一代HPC，AI，移动应用程序……以帮助客户取得产品成功并抓住市场机会[1]。”传统的翻转芯片包装（今天仍然使用）的最小音高约为150µm，而高级微容器将最小球场推向了50µm以下，但仍然存在关键的瓶颈。，但很明显，下一代设备不可避免地需要更多的chiplet和为了克服局限性，使用内部自定义处理器，加速器和网络硅的“大型t e ch” c om p a n ie s e