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逻辑和记忆chiplets的玻璃插座器集成
摘要 - 与硅相比，与2.5D异质整合的令人信服的选择已成为令人信服的选择。它允许以低成本直接安装在顶部的嵌入式模具与传统的翻转芯片模具之间的3D堆叠配置。此外，玻璃中的互连螺距和通过玻璃（TGV）直径与硅中的对应物相当。在这项研究中，我们研究了玻璃间插座提供的3D堆叠的功率，性能，面积（PPA），信号完整性（SI）和功率完整性（PI）优势（PI）优点。我们的研究采用了chiplet/封装共同设计方法，从RISC-V chiplets的RTL描述到最终的图形数据系统（GDS）布局，利用TSMC 28NM用于chiplets和Georgia Tech的Interposer的Georgia Tech的3D玻璃包装。与硅相比，玻璃插入器的面积降低了2.6倍，电线长度降低了21倍，全芯片功耗降低了17.72％，信号完整性增加了64.7％，功率完整性提高了10倍，热量增加了35％。此外，我们通过3D硅技术提供了详细的比较分析。它不仅突出了玻璃插入器的竞争优势，而且还为每个设计的潜在局限性和优化机会提供了重要的见解。
逻辑和记忆chiplets的玻璃插座器集成
一种有前途的方法来提高今天和明天的高度复杂系统的产量，就是将系统分配到“ chiplets” [1]中。将集成这些芯片以形成整体系统。取决于物理配置，存在两种类型的chiplet集成：2.5-d interposer和3D堆叠。2.5-D集成已成为一种吸引人的选择，因为它允许在具有不同技术节点（异质集成）的插入器上集成多个现成的芯片或智力属性（IPS）。在2.5-D中，芯片在插头包装的顶部并排放置，如图1（a）所示。此外，它们是通过被动间插座底物上的重新分布层（RDL）连接的，该金属层在chiplet之间提供侧向连接，并从外部源分布功率。常见的插入器包装材料是硅，有机和玻璃。
异构集成量子芯片中介层封装
摘要 — 量子计算机为特定的计算密集型经典问题提供了更快的解决方案。然而，构建容错量子计算机架构具有挑战性，需要集成多个量子位和优化的信号路由，同时保持其量子相干性。由于各种元件之间的材料和热力学不匹配，在平面单片器件架构中实验实现具有多种功能组件的量子计算机具有挑战性。此外，它需要复杂的控制和路由，导致寄生模式和量子位相干性降低。因此，可扩展的中介层架构对于在保持量子位相干性的同时合并和互连复杂芯片内的不同功能至关重要。因此，异构集成是扩展量子位技术的最佳解决方案。我们提出了一种异构集成量子芯片光电子中介层作为高密度可扩展量子位架构的解决方案。我们的技术可实现大批量生产，并为片上、芯片到芯片以及低温到外界的互连提供新颖的光学 I/O 解决方案。
光子芯片互连通过3D-Nanoprinted interposer
在过去的几十年中，已经使用多种不同的波导材料研究了光子综合电路（PIC），并且每种都在特定的关键指标中脱颖而出，例如有效的光发射，低传播损失，高电位效率和批量产生的潜力。尽管进行了持续的研究，但每个平台都表现出继承的缺点，结果刺激了混合和异质整合技术的研究，以创建更强大的跨平台设备。这是结合每个平台的最佳属性；但是，它需要针对材料系统的每种不同组合的特殊设计和其他制造过程的专门开发。在这项工作中，我们提出了一种新型的混合整合方案，该方案利用3D-Nanoprint的插入器实现光子chiplet互连系统。此方法代表了一个通用解决方案，可以很容易地在任何材料系统的芯片之间进行杂交，每个材料系统都在其自己的技术平台上制造，更重要的是，单个芯片的既定过程流程没有变化。开发出具有亚微米准确性的快速印刷过程，以形成芯片耦合框架和纤维引导漏斗，实现高达5：2的模式场差异（MFD）转换率（从SMF28光纤到4 µm×4 µm模式在Polymer waveide中，我们的知识尺寸为afters afters to Propuly Waverguide smf28纤维到4 µm×4 µm模式）纳米折叠成分。此外，我们在1480 nm至1620 nm之间的140 nm波长范围内，在硅和INP芯片之间证明了具有2.5 dB的死与DIE耦合损失的光子芯片互连系统。该混合集成计划可以桥接不同的波导材料，从而支持更全面的跨平台集成。
玻璃中介层基板：制造、特性和建模
摘要 人们对将玻璃用作 2.5D/3D 应用的基板的兴趣日益浓厚。玻璃具有许多材料特性，非常适合用作中介层基板。基于玻璃的解决方案通过利用规模经济以及按设计厚度形成基板，为降低成本提供了巨大机会。人们正在开展大量工作来验证玻璃作为中介层基板的价值。一个重要领域是玻璃相对于硅的电气性能。由于玻璃是绝缘体，用玻璃制成的中介层应具有比用硅制成的中介层更好的电气性能。电气特性和电气模型证实了这一优势及其对功能性能的积极影响。由于能够定制玻璃的热性能（例如热膨胀系数 (CTE)），预计在可靠性方面将有进一步的优势。将展示建模结果，以展示如何正确选择 CTE 可以显著降低堆栈翘曲。此外，在玻璃中介层制造的演示方面也取得了重大进展。如今，人们正在制造带有通孔和盲孔的全图案化晶圆和面板。同样重要的是，能够展示利用现有下游工艺对这些基板进行金属化的能力。本文将介绍应用现有下游工艺使用直通和盲孔技术制造功能性玻璃中介层的能力。 关键词 玻璃、中介层、热建模、热膨胀 I. 简介 在过去的几年中，半导体行业在使用玻璃作为中介层基板方面取得了巨大的发展。玻璃具有许多使其成为中介层基板的理想基板的特性，例如：超高电阻率、低介电常数、超低电损耗和可调节的热膨胀系数 (CTE)，可管理 3D-IC 堆栈。无论技术性能如何，任何基于玻璃的解决方案还必须在基板材料、通孔形成和后续处理方面提供成本优势。中介层技术对于 2.5D/3D 集成起着重要作用。目前有大量活动来开发基于硅通孔 (TSV) 技术的中介层制造基础设施。虽然 TSV 的可制造性不断提高，但在成本和电气性能方面仍存在一些困难的挑战，这促使人们考虑替代方案
基于芯片的 3D Systems 的光子中介层工艺集成
摘要 — 为了突破电气链路的带宽和延迟限制，高性能计算集成的下一个突破最终将通过光子技术和片上光网络 (ONoC) 实现。这项工作介绍了 ONoC 的整体架构，并报告了在 200 mm Leti 平台上 SOI 晶圆上的 Si 光子中介层的详细集成和制造。已成功实现了在 1310 nm 波长下工作的有源光子电路、12 µm 直径 100 µm 高度的硅通孔 (TSV) 中间工艺、带有 µ 柱的四层金属后端线路 (BEOL) 和加热器上方带有热腔的背面重分布层。横截面的形态表征评估了工艺发展和集成结果。在有源光子末端和 TSV / BEOL 工艺之后，在肋和深肋结构上测量的光传播损耗以及在单偏振光栅耦合器 (SPGC) 结构上的插入损耗均未显示偏差。 TSV 中间电阻经评估低于 22 mΩ，成品率大于 95%。最后，讨论了功能性 ONoC 系统所需的所有单个工艺块，尤其是环形调制器，以及它们成功优化的协同集成。
带有陶瓷中介层的双面堆叠低电感无引线键合 SiC 功率模块
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28nm 技术的 3D TSV 中介层和细间距焊料微凸块的质量和可靠性
随着互连密度不断缩小，以及制造更细间距基板的成本不断上升，使用传统有机堆积基板的倒装芯片封装在细间距布线方面面临着重大挑战。为了满足这些需求，TSV 中介层应运而生，成为一种良好的解决方案 [1-3]。TSV 中介层提供高布线密度互连，最大限度地减少 Cu/低 k 芯片与铜填充 TSV 中介层之间的热膨胀系数 (CTE) 失配，并由于芯片到基板的互连更短而提高电气性能。TSV 中介层晶圆是通过在硅晶圆上蚀刻通孔并用金属填充通孔来制造的。业界常用的两种 TSV 方法涉及“先通孔/中通孔”和“后通孔”工艺流程。本文中的工作使用“先通孔/中通孔”流程，因为它提供了互连密度的最大优势。通常，使用深反应离子蚀刻 (DRIE) 工艺蚀刻 TSV 通孔以形成高纵横比通孔。 TSV 的直径通常为 10-20 微米，深度为 50-100 微米。TSV 的壁衬有 SiO2 电介质。然后，形成扩散屏障和铜种子层。通过电化学沉积用铜填充通孔。使用化学机械抛光/平坦化 (CMP) 去除铜覆盖层。使用标准后端制造工艺在中介层顶部形成 M1 – Mx 的互连线。中介层顶部涂有钝化层并形成微凸块焊盘。
硅通孔 (TSV) 封装概述
• 2.5D IC 与 2D IC 的区别在于，2.5D IC 在芯片和基板之间添加了一个硅中介层，中介层上表面和下表面的金属化层之间通过 TSV 连接。[10] 这样，通过将芯片并排放置，就可以实现不同芯片之间的互连。例如：存储器芯片与逻辑芯片。