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World File Search System传播延迟
Ingegneria Aerospaziale / Aerospace Engineering的博士学位 - 第40个周期主题研究领域：< / div>近距离操作的自主导航
太空探索和剥削已经进入了前所未有的增长和可及性的新时代。新颖的空间任务概念需要提高自治水平，以降低运营成本并实现雄心勃勃的目标。尤其是，具有不合作目标的小行星探索和接近性操作强烈激励自主和低延迟导航解决方案的发展。当前的深空导航在很大程度上依赖于地面系统，主要是通过Extrack和DSN网络来进行辐射跟踪和轨道测定。但是，由于信号传播延迟，这些传统方法不能为航天器提供有关其状态相对于目标的实时信息。在近距离行动中，这种限制变得至关重要，在这种操作中，国家的确定可能导致任务失败或致命的碰撞。这些挑战强调了对航天器轨道确定和控制的创新方法的迫切需求，尤其是在需要精确，及时的导航响应的情况下。在Cosmica项目的框架内（CUP D53C22003580001），本研究旨在通过使用机器学习技术等，以在自主空间导航中推进最新技术。该研究的重点是开发围绕小行星和不合作目标的邻近性操作的智能系统，在这些系统中，传统的导航方法面临重大限制。通过将人工智能与
非地球静止卫星系统综述
摘要 — 卫星技术的下一阶段以非地球静止轨道 (NGSO) 卫星的新发展为特征，它带来了令人兴奋的新通信能力，可提供非地面连接解决方案并支持来自各个行业的各种数字技术。与传统的地球静止轨道 (GSO) 卫星相比，NGSO 通信系统具有许多关键特性，例如更低的传播延迟、更小的尺寸和更低的信号损耗，这可能使延迟关键型应用能够通过卫星提供。NGSO 有望大幅提高通信速度和能源效率，从而解决 GSO 卫星商业化的主要阻碍因素，以实现更广泛利用。NGSO 系统有望实现的改进促使本文对最先进的 NGSO 研究进行全面调查，重点关注通信前景，包括物理层和无线接入技术以及网络方面以及整体系统功能和架构。除此之外，NGSO 部署仍有许多挑战需要解决，以确保不仅与 GSO 系统无缝集成，而且与地面网络无缝集成。本文还讨论了这些前所未有的挑战，包括在频谱接入和监管问题、卫星星座和架构设计、资源管理问题和用户设备要求方面与 GSO 系统的共存。最后，我们概述了一系列创新研究方向和未来 NGSO 研究的新机遇。索引术语 — 非地球静止 (NGSO) 卫星星座、非地面网络 (NTN)、卫星通信、空间信息网络、太空互联网提供商、航天器。
田口方法和响应面分析用于设计全加器 S 中的高性能单壁碳纳米管束互连
本研究尝试设计全加器中的高性能单壁碳纳米管 (SWCNT) 束互连。为此，使用 HSPICE 软件中的仿真研究了电路性能，并考虑了 32 纳米技术。接下来，使用田口方法 (TA) 分析了几何参数（包括纳米管直径、束中纳米管之间的距离以及束的宽度和长度）对全加器中 SWCNT 束互连性能的影响。田口灵敏度分析 (TSA) 的结果表明，束长度是影响电路性能的最有效参数（约占功率耗散的 51% 和传播延迟的 47%）。此外，与其他参数相比，纳米管之间的距离对响应的影响很大。此外，响应面法 (RSM) 表明，增加互连长度 (L) 会提高功率耗散的输出。随着互连线宽度 (W) 和碳纳米管直径 (D) 的增加，功耗也增加。减小束中碳纳米管之间的距离 (d) 会导致功耗增加。如果考虑互连线长度和宽度 (L、W) 以及碳纳米管直径 (D) 的参数的最大值以及束中碳纳米管之间距离 (d) 的最小值，则功耗最高。结果还表明，互连线长度 (L) 的增加会增加传播延迟。最后，报告了最佳参数，并使用不同方法 (TA 和 RSM) 比较了优化系统的性能。结果表明，用不同方法预测的全加器中 SWCNT 束互连线最优设计的性能差异小于 6%，根据工程标准是可以接受的。
黑客帝国系列 逼真模拟
投影仪输入和显示之间的传播延迟小于一帧，因此结果是逼真的实时模拟。这对于模拟学员和模拟图像之间的实时交互至关重要。Christie Matrix StIM TM 是真正的游戏规则改变者。它是第一个使用 LED 照明同时和独立控制可见光和近红外光谱的模拟系统。它是一个智能投影系统，可以逐帧实时平衡和优化颜色、亮度和黑色级别。它是第一个使用固态 LED 照明为模拟和训练而设计的系统 - 几乎无需维护，无需消耗品。Christie Matrix StIM 是一个可扩展的环境显示系统，它提供实现人眼极限分辨率的独特功能，同时模拟夜视镜，为夜视镜训练带来革命性的新功能。科视 Matrix StIM 独特的无灯照明系统提供前所未有的稳定性、可靠性和多年的连续运行。该系统由科视专业知识设计和制造，具有超长的使用寿命、质量和易维护性。科视基于固有稳定的长寿命平台构建，不使用偏振滤光片或随时间褪色，提供独特的无灯照明系统，具有前所未有的稳定性和可靠性。科视 Matrix StIM 无需耗材、发热量低、功耗低、完全符合 RoHS 规定并可连续运行多年，是一种几乎无需维护的环保模拟系统。
DNN 辅助基于粒子的贝叶斯联合同步与定位
摘要 — 在本文中，我们提出了一种基于深度神经网络辅助粒子滤波器 (DePF) 的方法来解决超密集网络中的移动用户 (MU) 联合同步和定位 (sync&loc) 问题。具体而言，DePF 在 MU 和接入点 (AP) 之间部署了一种非对称时间戳交换机制，传统上，该机制为我们提供有关 MU 时钟偏移和偏差的信息。然而，AP 和 MU 之间的距离信息也是交换时间戳所经历的传播延迟所固有的。此外，为了估计接收到的同步数据包的到达角，DePF 利用多信号分类算法，该算法以同步数据包所经历的信道脉冲响应 (CIR) 为输入。CIR 还用于确定链路条件，即视距 (LoS) 或非视距。最后，为了执行联合同步和定位，DePF 利用粒子高斯混合，允许对上述信息进行基于粒子和参数贝叶斯递归滤波 (BRF) 的混合融合，从而联合估计 MU 的位置和时钟参数。模拟结果验证了所提出的算法优于最先进的方案，尤其是基于扩展卡尔曼滤波器和线性化 BRF 的联合同步和定位。特别是，仅利用来自单个 AP 的同步时间戳交换和 CIR，在 90% 的情况下，绝对位置和时钟偏移估计误差分别保持在 1 米和 2 纳秒以下。
非凡的透明度 - 特征毫米波...
a）应向其通信的作者：ll886@cornell.edu摘要用于毫米波电源应用，GAN高电子移动晶体管（HEMTS）通常在高纯度半胰岛的C轴c-轴4H-SIC 4H-SIC substrate上表现出现。对于这些各向异性六边形材料，微带和共浮标互连的设计和建模都需要详细了解普通介电常数ε⊥和非凡的介电常数ε||分别垂直于c轴。但是，常规的介电特性技术使得很难测量ε||单独或分开ε||来自ε⊥。结果，ε||几乎没有数据，特别是在毫米波频率下。这项工作演示了表征ε||的技术使用底物集成的波导（SIWS）或SIW谐振器的4H SIC。测得的ε||从110 GHz到170 GHz的七个SIW和11个谐振器中，在10.2的±1％以内。因为可以将SIW和谐振器与Hemts和其他设备一起在相同的SIC基板上制造，因此可以在磁力上方便地测量它们，以进行精确的材料磁盘相关性。这种介电常数技术可以扩展到其他频率，材料和方向。高纯度半胰岛六轴六边形4H SIC 1通常用作通过微带传输线（微一起）或接地的Coplanar saveguides（GCPWS）相互连接的毫米波GAN高电动型晶体管（HEMTS）的底物。1）。尽管“静态”ε⊥和ε||这需要精确了解SIC在毫米波频率下的电渗透率，以准确预测沿传输线的波浪的传播延迟和衰减。例如，在微带或GCPW上行进的准电磁（准TEM）波由普通介电常数ε⊥和非凡的介电常数ε||控制。分别垂直和平行于C轴（图
一种高效绝热 4 位阵列乘法器，适用于低功耗...
摘要 本研究提出了一种创新技术，基于一种高效的低功耗 VLSI 方法，设计用于信号和图像处理中混频电路应用的 4 位阵列乘法器。建议的架构使用近阈值区域的绝热方法来优化传播延迟和功耗之间的权衡。乘法器是许多数字电子环境中必不可少的组件，因此诞生了许多针对特定应用定制的乘法器类型。与传统 CMOS 技术相比，该技术显著降低了动态和静态功耗。近阈值绝热逻辑 (NTAL) 使用单个时变电源实现，从而简化了时钟树管理并提高了能源效率。使用 Tanner EDA 工具和 Spectre 模拟器在 TSMC 65 nm 技术节点上对建议的设计进行仿真，以确保验证优化结果。与典型的 CMOS 方法相比，在保持相似设计参数的情况下，可变频率、电源电压和负载电容的功耗分别显著改善了约 66.6%、14.4% 和 64.6%。值得注意的是，随着频率变化，负载电容保持恒定在 C load = 10 pF 和 VDD (max) = 1.2 V；随着电源电压变化，负载电容保持恒定在 C load = 10 pF 和频率 F = 4 GHz；随着负载电容变化，频率保持在 F = 4 GHz 和电源电压 VDD (max) = 1.2 V。关键词：- 4 位阵列乘法器、绝热逻辑、低功耗 VLSI、近阈值区域、NTAL 方法、TSMC 65 nm CMOS 技术、混频器电路、信号和图像处理、能源效率、Tanner EDA、Spectre 模拟器和功耗优化。
低功率的有效的绝热4位阵列乘数...
摘要这项研究为基于有效的低功率VLSI方法设计了一种在信号和图像处理中设计的4位阵列乘数的创新技术。建议的架构使用近阈值区域的绝热方法来优化传播延迟和耗能之间的权衡。乘数是许多数字电子环境中必不可少的组成部分，导致了许多针对某些应用程序定制的乘数类型的诞生。与传统的CMOS技术相比，该技术大大降低了动态和静态功率耗散。接近阈值绝热逻辑（NTAL）是使用单个时间变化的电源实现的，这简化了时钟树的管理并提高了能源效率。使用Tanner EDA工具和幽灵模拟器在TSMC 65 nm技术节点上模拟了建议的设计，并确保验证了优化的结果。与典型的CMOS方法相比，在保持相似的设计参数的同时，可变频率，电源电压和负载电容的功率耗散大约有66.6％，14.4％和64.6％的显着提高。值得注意的是，随着频率变化，负载电容在C负载= 10 pf和vdd（max）= 1.2 V时保持恒定。随着电源电压的变化，负载电容在C负载= 10 pf时保持恒定，而频率为f = 4 GHz； and with load capacitance variation, the frequency is maintained at F = 4 GHz and the supply voltage at VDD (max) = 1.2 V. Keywords: - 4-bit array multiplier, adiabatic logic, low-power VLSI, Near Threshold Region, NTAL approach, TSMC 65 nm CMOS technology, mixer circuit, signal and image processing, energy efficiency, Tanner EDA, Spectre simulator, and功率耗散优化。
异质材料双栅极的建模与仿真
隧道场效应晶体管 (TFET) 被认为是未来低功耗高速逻辑应用中最有前途的器件之一，它将取代传统的金属氧化物半导体场效应晶体管 (MOSFET)。这是因为随着 MOSFET 尺寸逐年减小，以实现更快的速度和更低的功耗，并且目前正朝着纳米领域迈进，这导致 MOSFET 的性能受到限制。在缩小 MOSFET 尺寸的同时，面临着漏电流增加、短沟道效应 (SCE) 和器件制造复杂性等几个瓶颈。因此，基于隧道现象原理工作的 TFET 已被提议作为替代 MOSFET 的器件之一，后者基于热电子发射原理工作，将器件的亚阈值摆幅限制在 60mV/十倍。 TFET 具有多种特性，例如不受大多数短沟道效应影响、更低的漏电流、低于 60mV/dec 的更低亚阈值摆幅、更低的阈值电压和更高的关断电流与导通电流之比。然而，TFET 也存在一些缺点，例如掺杂 TFET 的制造工艺复杂，会导致各种缺陷。这些问题可以通过使用无掺杂技术来克服。该技术有助于生产缺陷更少、更经济的设备。另一个缺点是 TFET 表现出较低的导通电流。异质材料 TFET 可用于解决低离子问题。为了更好地控制异质材料 TFET 沟道，提出了双栅极。亚阈值摆幅 (SS) 是决定器件性能的重要参数之一。通过降低 SS，器件性能将在更低的漏电流、更好的离子/关断比和更低的能量方面更好。这个项目有 3 个目标：建模和模拟异质材料双栅极无掺杂 TFET (HTDGDL- TFET)。比较 Ge、Si 和 GaAs 作为源区材料的 TFET 性能。将 HTDGDL-TFET 用作数字反相器。将使用 Silvaco TCAD 工具进行模拟。已成功建模单栅极和双栅极 HTDL-TFET。已为该项目进行了 4 个模拟测试用例，以选择所提 TFET 的最佳结构。使用 Vth、SS、Ion、Ioff 和 Ion/Ioff 比等几个重要参数来测量 TFET 的性能。在所有 4 个测试用例中，最佳 TFET 结构以 Ge 为源区材料，源区和漏区载流子浓度为 1 × 10 19 𝑐𝑚 −3，沟道载流子浓度为 1 × 10 17 𝑐𝑚 −3，且无掺杂。这是因为器件的 Vth 值为 0.97V，SS 值为 15mV/dec，Ion/Ioff 比为 7 × 10 11 。设计的 TFET 反相器的传播延迟比 [21] 中的反相器短 75 倍，比市场反相器 [SN74AUC1G14DBVR] 短 29 倍。本文还提出了一些未来的工作。
AI/ML/DL 算法及其在 VLSI 设计技术中的应用
3 助理教授，ECE 系，DSCE，班加罗尔，卡纳塔克邦 4 M.Tech。项目指导，教授兼系主任，ECE 系，DSCE，班加罗尔，卡纳塔克邦 摘要 本文简要回顾了可用于 VLSI 设计技术的 AI/ML 算法和应用。由于分析和开发可能减少由扩大工艺变异性带来的设计复杂性并缩短芯片制造周转时间的技术显然将成为纳米领域集成电路 (IC) 行业的一个问题。用于这些活动的传统方法大多是手动的，这需要时间和资源。相反，由于人工智能 (AI) 独特的学习策略，超大规模集成 (VLSI) 设计和测试可以利用各种新的自动化方法。利用自动学习算法，AI 和机器学习 (ML) 算法减少了理解和处理不同抽象级别内和跨不同抽象级别数据所需的时间和精力，从而提高了 IC 产量并加快了生产周转时间。本文研究了以前用于 VLSI 设计和生产的自动化 AI/ML 方法。本文介绍的工作是 PG (M.Tech) 学生的技术研讨会报告，这是 PG 课程第二学期每个学生必须就任何主题进行的研讨会的一部分。关键词：VLSI、设计、CMOS、芯片、晶体管 1.简介在微电子领域，CMOS 技术长期占据主导地位。在单个芯片上，制造的晶体管数量急剧增加。由于晶体管经过多代技术不断缩小尺寸，这些设备的密度和性能得到了提高，这极大地促进了微电子产业的发展。现代超大规模集成 (VLSI) 技术使得在单个芯片上实现复杂的数字系统成为可能。随着晶体管尺寸变小，半导体制造工艺的复杂性增加。随着我们越来越接近原子尺寸，简单的缩放不可避免地会走到尽头。即使这些器件很小，其性能的几个方面也会随着时间的推移而下降，例如泄漏增加、增益降低以及对制造工艺波动的敏感性增加。制造差异的急剧增加严重影响了电路的功能，导致相同尺寸的晶体管性能不一致。这会影响电路的传播延迟，其表现为随机变量，使时序收敛程序更加困难，并大大降低芯片产量。设计流程中需要采用未来技术节点的经济实惠的设计和先进的设计技术进行更精细的优化，以保持 VLSI 系统的性能趋势，以应对工艺变化增加带来的日益严峻的挑战，设计复杂性和芯片集成度。电子设计自动化 (EDA) 工具在克服设计复杂性方面的有效性