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高级模拟集成电路设计
（如面向本科生开放，请注明区分内容。 If the course is open to undergraduates, please indicate the difference. ） 本课程主要讲授高级模拟集成电路设计的重要概念、基本模块与系统的分析与设计，具体内容包括晶 体管模型、噪声分析、模拟版图、运算放大器、偏置和带隙基准参考电路、连续与离散模拟滤波器、 模数转换器和数模转换器。学生将学习现代模拟集成电路中的重要概念，培养初步的分析和设计能 力，了解基本模块和系统的分析方法和设计流程。 This course provides a comprehensive introduction to various aspects of advanced analog integrated circuits design, including transistor models, noise analysis, analog layout, feedback, stability, operational amplifiers, and bias and bandgap voltage reference circuits. Specific topics will include analog filtering (continuous-time and discrete-time), analog-to-digital converters, and digital-to-analog converters. Students will learn to understand the concepts in modern analog integrated circuits, cultivate preliminary analysis and design capabilities, understand the analysis method and design process of the basic modules.
关于使用软伽马辐射来表征预
表征功率器件的击穿前行为对于故障机制的寿命建模至关重要，其中主要驱动力是碰撞电离。特别地，设计坚固的功率器件并定义其安全工作区需要定量表征反向偏置结中的电荷倍增。这对于像陆地宇宙射线产生的单粒子烧毁 (SEB) 这样的机制尤其必不可少，其中撞击辐射通过碰撞电离在反向偏置器件中产生大量电荷，该电荷被传输并最终通过局部电场倍增。对抗 SEB 的主要技术措施是在设计阶段进行现场定制以及在器件使用过程中降低反向/阻塞偏置。在这种情况下，通常使用载流子倍增开始的电压偏置作为定义工作条件下电压降额标准的标准 [1、2]。在实际应用中，降额系数通常在器件额定电压 V rated 的 50% 到 80% 之间。定义正确的降额系数至关重要。如果设置得太低，则需要具有更高 V 额定值的器件，从而导致更高的损耗和成本。相反，如果设置得太高，则导致的现场故障率可能变得过高。目前，降额系数是通过寿命测试或
切碎折叠共源共栅体驱动 OTA
本文使用的核心 OTA 是体驱动 OTA [4]，其中与模拟电路有关的一个重要因素是，未来标准 CMOS 技术的阈值电压预计不会比目前的阈值电压低很多。为了克服阈值电压，人们使用了体驱动 MOSFET，众所周知，阱源结上的反向偏置会导致阈值电压增加 [5]，[6]。同样，此结上的正向偏置会导致阈值电压降低。
![arXiv:2007.13756v1 [quant-ph] 2020 年 7 月 27 日](/simg/g:\will\search\icon\source\d\d88eb1a80dbd7aae9c61d29532cddf701664f265.webp)
arXiv:2007.13756v1 [quant-ph] 2020 年 7 月 27 日
我们利用周期性驱动通量超导电路时出现的准能量结构，通过动态诱导的通量不敏感最佳点来编码量子信息。弗洛凯理论框架直观地描述了这些远离未驱动量子位半通量对称点的高相干工作点。如 [ Huang et al., 2020 ] 所示，这种方法可以灵活地选择通量偏置点和逻辑量子态的能量。我们表征了系统对调制幅度和直流通量偏置中噪声的响应，并通过实验证明了一个同时对两者的波动不敏感的最佳工作点。与相同偏置点下的静态操作相比，我们观察到在动态最佳点用拉姆齐型干涉法测得的量子比特相干时间提高了 40 倍。
pd-L1 ExpRes
图3给出了11项试验的偏见评估风险的结果。总体而言，偏见的风险较低，因为所有研究均已精心设计。访问试验方案以确认方法论信息。在选择偏置域中，将10个试验评为低风险，而一项试验（Tasuki-52）被评为不清楚。对于报告偏差域，将10个试验评为低风险，而一项试验（理由304）被评为不清楚。在性能偏差域中，将七项试验评为低风险，将三项试验（Camel，Empower-Lung 1，KN-024）评为高风险，一项试验（理性304）被评为不清楚。至于检测偏置域，所有试验均被评为低风险，因为缺乏盲目性不太可能影响该域。在损耗偏置域中，将10个试验评为低风险，一项试验（Empower-lung 1）被评为不清楚。用于报告偏差域，
重离子引起的 SiC 功率 MOSFET 中的单粒子效应和潜在损伤
碳化硅 (SiC) 功率 MOSFET 的优势使得该技术在太空、航空电子和高能加速器应用方面具有吸引力。然而，当前的商业技术仍然容易受到单粒子效应 (SEE) 和辐射环境引起的潜在损伤的影响。在暴露于重离子的商用 SiC 功率 MOSFET 中，实验观察到两种类型的潜在损伤。一种是在略低于退化开始的偏置电压下观察到的，它涉及栅极氧化物。另一种损伤类型是在低于单粒子烧毁 (SEB) 极限的偏置电压下观察到的，它归因于 SiC 晶格的改变。聚焦离子束 (FIB) 和扫描电子显微镜 (SEM) 用于研究损伤部位。最后，总结了重离子在 SiC MOSFET 中引起的不同类型的损伤，这些损伤与离子 LET 和操作偏置有关。
CMOS 可编程增益低噪声 TIA 的设计方法
本研究报告了一种面积高效、无电感、低噪声 CMOS 跨阻放大器的设计，适用于入门级光时域反射仪。本研究提出了一种新方法，用于在电容反馈 TIA 中实现可编程增益，使用输入级偏置阻抗和其中一个反馈电容器独立调整低频和高频行为。该方法解决了快速前馈或电阻反馈拓扑的典型噪声问题，同时缓解了关键 TIA 性能指标的权衡。提出了一种更精确的放大器模型，该模型考虑了电容隔离和两个偏置电路的影响。建议对参考设计进行进一步修改，包括基于 PMOS 的偏置电路实现，以解决电压余量问题。该电路采用标准 180 nm CMOS 工艺实现，采用 1.8 V 电源供电，电流为 11.7 mA。
在特定的低闸门源电压偏置方面的SIC MOSFET的重复短路能力，以实现更健壮的极端操作
摘要 - 本文提出了在高排水源电压下重复定位的SC应力下的商用硅卡比德（SIC）MOSFET设备的短路（SC）性能。研究了两种方案，以评估栅极源电压（V GS）去极化和SC持续时间（T SC）降低的影响。V GS去极化可提供功率密度的降低，并允许在短路持续时间t scmax的情况下保持安全的故障模式（FTO：失败）。结果表明，SIC MOSFET V GS去极化不会降低T SCMAX时的SC循环能力。但是，使用V GS去极化允许将近1000个周期@T SC = 10 µ s的IGBT鲁棒性水平接近IGBT鲁棒性水平。 SC测试期间芯片温度演变的模拟表明，降解归因于SC周期期间的连接温度（T J）的升高，这导致顶部Al诱导裂纹融合到厚氧化物中。
4. SPICE LEVEL 1 MOSFET 模型 - dvdtang.nl
RS- 源极电阻（ Ω ） RSH- 漏极/源极扩散的薄层电阻（ Ω / ） CBD- 零偏置漏极-体结电容（F） CBS- 零偏置源极-体结电容（F） MJ- 体结渐变系数（无量纲） PB- 体结的内置电位（V） • 使用 CBD、CBS、MJ 和 PB，SPICE 可计算漏极-体和源极-体电容的电压依赖性：
