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在低重力、高真空、太空环境中制造硅半导体器件的工艺开发 / Nicholas Pfeiffer 著。
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一种低电压下具有大存储窗口的电荷捕获存储器件的Gd掺杂HfO2单膜
近来，电荷捕获存储器（CTM）器件，例如硅-氧化物-氮化物-氧化物-硅（SONOS）结构闪存，因其在 15 nm 节点以下进一步缩小的潜力而吸引了众多关注。1 与传统浮栅（FG）器件相比，CTM 器件具有可靠性更高、工作电压更低和制造工艺更简单等优点。1,2 然而，由于隧道氧化物和电荷捕获氧化物厚度的缩小，数据保留仍然存在许多挑战。3 为了克服这些固有的缺点，高 k 材料，例如 HfO2、Al2O3、TiOx、ZnO 和 ZrO2，已被引入到 CTM 器件中，以实现更好的电荷捕获效率和保留能力。4–10 此外，大存储窗口和低工作电压的理想共存仍然是一个巨大的挑战。目前大多数 CTM 器件在低于 6 V 的电压下工作时，存储窗口都可忽略不计。对于高 k 材料，掺杂已被证明是一种实现低功耗充电捕获存储器的潜在方法，例如 Zr 掺杂的 BaTiO 3 和氟化 ZrO 2 。11,12 Gd 掺杂的 HfO 2 (GHO) 是一种很有前途的高 k 材料，已被提出具有相对较高的陷阱密度、大的电导率
16 bit 模数转换器TM7706 - NET
注释： 1.B 级温度范围为 -40 ℃ ~+85 ℃。 2.这些数据是按最初设计的产品发布的。 3.一次校准实际上是一次转换，因此这些误差就是表 1 和表 3 所示转换噪声的阶数。这 适用于在期望的温度下校准后。 4.任何温度条件下的重新校准将会除去这些漂移误差。 5.正满标度误差包括零标度误差 （ Zero-Scale Error ）（单极性偏移误差或双极性零误 差），且既适用于单极性输入范围又适用于双极性输入范围。 6.满标度漂移包括零标度漂移 （单极性偏移漂移或双极性零漂移）且适用于单极性及 双极性输入范围。 7.增益误差不包括零标度误差，它被计算为满标度误差——对单极性范围为单极性偏移 误差，而对双极性范围为满标度误差——双极性零误差。 8.增益误差漂移不包括单极性偏移漂移和单极性零漂移。当只完成了零标度校准时，增 益误差实际上是器件的漂移量。 9.共模电压范围：模拟输入电压不超过 V DD +30mV ，不低于 GND-30mV 。电压低于 GND-200mV 时，器件功能有效，但在高温时漏电流将增加。 10.这里给出的 AIN （ + ）端的模拟输入电压范围，对 TM7706 而言是指 COMMON 输入 端。输入模拟电压不应超过 V DD +30mV, 不应低于 GND-30mV 。 GND-200mV 的输入 电压也可采用，但高温时漏电流将增加。 11.VREF=REF IN （ + ）－ REF IN （ - ）。 12.只有当加载一个 CMOS 负载时，这些逻辑输出电平才适用于 MCLK OUT 。 13.+25 ℃时测试样品，以保证一致性。 14.校准后，如果模拟输入超过正满标度 , 转换器将输出全 1, 如果模拟输入低于负满标度， 将输出全 0 。 15.在模拟输入端所加校准电压的极限不应超过 V DD +30mV 或负于 GND － 30mV 。 16.当用晶体或陶瓷谐振器作为器件的时钟源时 （通过 MCLK 引脚 ）， V DD 电流和功耗 随晶体和谐振器的类型而变化 （见“时钟和振荡器电路”部分）。 17.在等待模式下，外部的主时钟继续运行， 5V 电压时等待电流增加到 150 μ A ， 3V 电 压时增加到 75 μ A 。当用晶体或陶瓷谐振器作为器件的时钟源时，内部振荡器在等待 模式下继续运行，电源电流功耗随晶体和谐振器的类型而变化 （参看“等待模式” 一节）。 18.在直流状态测量，适用于选定的通频带。 50Hz 时， PSRR 超过 120dB （滤波器陷波 为 25Hz 或 50Hz ）。 60Hz 时， PSRR 超过 120dB （滤波器陷波为 20Hz 或 60Hz ）。 19.PSRR 由增益和 V DD 决定，如下：
立式碳钢再结晶通道的研究...
近年来，逻辑器件的量产技术已经发展到 3nm 技术节点[1]。未来，英特尔、三星、台积电将继续利用 2nm 技术节点的新技术，如环栅场效应晶体管 (GAAFET) [2,3]、埋入式电源线 (BPR) [4–8]，来优化逻辑器件的功耗、性能、面积和成本 (PPAC)。然而，横向器件的微缩越来越困难，流片成本已令各大设计公司难以承受。同时，垂直器件将成为未来 DRAM 器件中 4F2 单元晶体管的有竞争力的候选者 [9–13]。关于垂直器件的研究报道很多，大致可分为两条路线。“自下而上”路线利用金属纳米粒子诱导催化，实现垂直纳米线沟道的生长 [14,15]。然而该路线存在金属元素问题，如金污染，与标准CMOS工艺不兼容。另外，通过光刻和刻蚀工艺“自上而下”制作垂直晶体管器件的方法已被三星和IBM报道[16，17]。然而该路线也存在一些问题，例如器件栅极长度和沟道厚度难以精确控制，并且该路线中栅极无法与垂直器件的源/漏对齐。为了解决上述问题，提出了基于SiGe沟道的垂直夹层环绕栅极(GAA)场效应晶体管(VSAFET)，其在栅极和源/漏之间具有自对准结构[18–21]。最近，垂直C形沟道纳米片
通过使用薄 MoS2 纳米片和与钙钛矿结合的分子的组合进行界面改性，实现高效、弯曲耐用的柔性钙钛矿太阳能电池
在本研究中，通过用 1-十二硫醇 (DT) 改性钙钛矿薄膜表面，然后将预分散的 MoS 2 薄纳米片滴铸，获得了高效、耐弯曲的柔性钙钛矿太阳能电池。我们的结果表明，界面改性后柔性器件的效率有所提高，并表明 DT 和 MoS 2 改性器件在 300 次弯曲循环后完全恢复其初始 PCE 和 FF、电流密度和开路电压值，而标准器件的 PCE 仅为其 PCE 的 50%。按照未封装器件的标准光循环协议，结果显示标准器件的 PCE 明显下降至其最大值的 32%，而改性器件可恢复其最高 PCE 值的 95%。不同的表征方法表明表面改性方法会诱导疏水性并显着降低界面陷阱密度。
DP2701X-网络
注 4. 上述“最大额定值”列出的应力可能会对器件造成永久性损坏。这些是应力额定值。在这些条件下或规格操作部分中指示的任何其他条件下，器件的功能操作并不隐含。长时间暴露在最大额定条件下可能会影响器件的可靠性。
SN74LVC1G17-Q1 单施密特触发缓冲器数据表...
使用多位逻辑器件时，输入绝不能浮动。在许多情况下，数字逻辑器件的功能或部分功能是未使用的，例如，当仅使用三输入与门的两个输入或仅使用 4 个缓冲门中的 3 个时。此类输入端不应保持未连接状态，因为外部连接处的未定义电压会导致未定义的操作状态。以下指定的规则在任何情况下都必须遵守。数字逻辑器件的所有未使用的输入必须连接到高或低偏置以防止它们浮动。应应用于任何特定未使用输入的逻辑电平取决于器件的功能。通常，它们将绑定到 Gnd 或 Vcc，以更有意义或更方便为准。
氮化镓高电子迁移率晶体管的物理失效分析技术研究进展
Figure 12.1540-MeV 209Bi ion irradiation 1.7 × 10 11 ions/cm 2 TEM images of AlGaN/GaN HEMT devices: (a) Gate region cross-section; (b) The orbital image of the heterojunction region shown in Figure (a); (c) The image shown in Figure (a) has a depth of approximately 500 nm; (d) Traces formed at the drain; (e) As shown in Figure (d), the trajectory appears at a depth of ap- proximately 500 nm [48] 图 12.1540-MeV 209Bi 离子辐照 1.7 × 10 11 ions/cm 2 的 AlGaN/GaN HEMT 器件的 TEM 图像： (a) 栅极区域截面； (b) 图 (a) 所示异质结区域轨道图 像； (c) 图 (a) 所示深度约 500 nm 图像； (d) 在漏极形成的痕迹； (e) 如图 (d) 所示，轨迹出现在深度约 500 nm 处 [48]