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一维-二维横向范德华异质结中的高整流和栅极可调光响应
4 这些作者贡献相同 *通信地址：muhaoran@sslab.org.cn (HM)；linshenghuang@sslab.org.cn (SL) 收稿日期：2024 年 9 月 11 日；接受日期：2024 年 12 月 16 日；在线发表日期：2024 年 12 月 23 日；https://doi.org/10.59717/j.xinn-mater.2024.100113 © 2025 作者。这是一篇根据 CC BY 许可开放获取的文章 (https://creativecommons.org/licenses/by/4.0/)。引用：Wang P.、Mu H.、Yun T. 等人 (2025)。1D-2D 横向范德华异质结中的高整流和栅极可调光响应。创新材料 3：100113。自钝化表面和减少的隧穿漏电流使得在范德华 (vdW) 半导体异质结中创建理想的肖特基接触成为可能。然而，同时实现高整流比、低反向漏电流和快速光响应仍然具有挑战性。在这里，我们提出了一种一维 (1D)/二维 (2D) 混合维异质结构光电二极管来解决这些挑战。该结构中显著的价带偏移和最小的电子亲和能差异确保了高整流比和高效的电荷收集。此外，1D 和 2D 材料之间的尺寸差异，其特点是接触面积较小和厚度差异显著，导致低反向漏电流和高电流开关比。此外，它能够实现栅极可调的能带结构转变。我们的器件在室温下表现出 4.7 × 10 7 的出色整流比和 5 × 10 7 的高开关比（V ds = 2 V 和 V g = 30 V）。在 20 V 的栅极电压下，光电二极管实现了 4.9 × 10 14 Jones 的比探测率 (D * )、14 μs 的快速响应时间和接近 1550 nm 的扩展工作波长。混合维度设计和能带工程的战略组合产生了具有出色灵敏度、可重复性和快速响应的 1D-2D pn 异质结光电二极管，凸显了 vdW 半导体在先进光电应用方面的潜力。
具有近 20 mA 电流的全栅极 In2O3 纳米带 FET ...
摘要—在这项工作中，我们展示了原子层沉积 (ALD) 单通道氧化铟 (In 2 O 3 ) 栅极环绕 (GAA) 纳米带场效应晶体管 (FET)，该晶体管采用了后端制程 (BEOL) 兼容工艺。在 In 2 O 3 GAA 纳米带 FET 中，实现了 19.3 mA/µ m（接近 20 mA/µ m）的最大导通电流 (I ON ) 和 10 6 的开/关比，其通道厚度 (T IO ) 为 3.1 nm，通道长度 (L ch ) 为 40 nm，通道宽度 (W ch ) 为 30 nm，介电 HfO 2 为 5 nm。采用短脉冲测量来减轻超薄通道层中流动的超高漏极电流引起的自热效应。 In 2 O 3 FET 获得的创纪录高漏极电流比任何传统单通道半导体 FET 高出约一个数量级。这种非凡的漏极电流及其相关的导通状态性能表明 ALD In 2 O 3 是一种有前途的氧化物半导体通道，在 BEOL 兼容单片 3D 集成方面具有巨大的发展机会。
扭曲的α-MOO3/石墨烯异质结构中的栅极调节混合极化子
摘要：调节各向异性声子极地（PHP）可以打开红外纳米光子学的新途径。通过极化杂交的有希望的PHP色散工程已通过将门控石墨烯与单层α -Moo 3耦合来证明。然而，与门依赖性杂交调制的基础机制仍然难以捉摸。在这里，使用IR纳米光谱成像，我们证明了光学响应函数的主动调节，并在测量杂交等离激元 - Phonon -Polaritons（HPPPS）的波长，振幅和耗散速率的栅极依赖性中进行了量化。有趣的是，尽管石墨烯掺杂导致HPPP波长，振幅和耗散速率的单调增加表明从最初的反相关减少到相关增加的过渡。我们将这种行为归因于HPPP复合动量的栅极相关组件的复杂相互作用。我们的结果为综合α -moo 3纳米素体设备的积极偏振子控制奠定了基础。关键字：栅极 - 调整，混合等离子体 - 声子极化子，扭曲的α-MOO 3，分散，s -snom
应变锗双量子阱中的垂直栅极定义双量子点
硅锗异质结构中的栅极定义量子点已成为量子计算和模拟的有力平台。迄今为止，发展仅限于在单个平面中定义的量子点。在这里，我们提出通过利用具有多个量子阱的异质结构来超越平面系统。我们展示了应变锗双量子阱中栅极定义双量子点的操作，其中两个量子点都与两个储层进行隧道耦合，并发生平行传输。我们分析了与附近栅极的电容耦合，发现两个量子点都聚集在中央柱塞栅极下方。我们提取了它们的位置和大小，由此得出结论，双量子点垂直堆叠在两个量子阱中。我们讨论了多层器件的挑战和机遇，并概述了量子计算和量子模拟中的一些潜在应用。
单片 3D 集成中具有扩展栅极的高效可扩展 MIV 晶体管
摘要 — 单片 3D 集成已成为满足未来计算需求的有前途的解决方案。金属层间通孔 (MIV) 在单片 3D 集成中形成基板层之间的互连。尽管 MIV 尺寸很小，但面积开销可能成为高效 M3D 集成的主要限制因素，因此需要加以解决。以前的研究主要集中在利用 MIV 周围的基板面积来显着降低该面积开销，但却遭受了泄漏和缩放因子增加的影响。在本文中，我们讨论了 MIV 晶体管的实现，它解决了泄漏和缩放问题，并且与以前的研究相比，面积开销也有类似的减少，因此可以有效利用。我们的模拟结果表明，与之前的实现相比，对于所提出的 MIV 晶体管，漏电流 (ID,leak) 减少了 14 K ×，最大电流 (ID,max) 增加了 58%。此外，使用我们提出的 MIV 晶体管实现的逆变器的性能指标，特别是延迟、斜率和功耗降低了 11.6%，17.与之前的实现相比，在相同的 MIV 面积开销减少的情况下，分别降低了 4.9% 和 4.5%。索引术语 — 单片 3D IC、垂直集成、片上器件
环绕栅极无结渐变通道MOSFET（SJLGC MOSFET）的模拟/Rf和稳定性研究
摘要：本文利用ATLAS TCAD器件模拟器从模拟、RF性能的角度探讨了环绕栅极无结渐变通道 (SJLGC) MOSFET 的潜在优势。系统地研究了横向渐变通道对电位、电场、载流子速度、通道能带的影响。本研究主要强调了 SJLGC MOSFET 的优越性能，表现出更高的漏极电流 (ID )、跨导 (gm )、截止频率 (f T )、最大振荡频率 (f max )、临界频率 (f K )。由于通道渐变的影响，SJLGC MOSFET 的漏极电流提高了 10.03%。SJLGC MOSFET 的 f T、f max 和 f K 分别提高了 45%、29% 和 18%，表现出更好的 RF 性能。 SJLGC MOSFET 相对于 SJL MOSFET 的优势进一步得到阐明，其固有电压增益 (gm / g ds ) 提高了 74%，表明其在亚阈值区域具有更好的应用。但在亚阈值区域，SJLGC MOSFET 的跨导产生因子小于 SJL MOSFET。由于较低的栅极间电容 (C GG ) 的影响，SJLGC MOSFET 的固有栅极延迟 (ζ D ) 与 SJL MOSFET 相比较小，表明其数字开关应用更好。模拟结果表明，SJLGC MOSFET 可以成为下一代 RF 电路的有力竞争者，该电路涵盖了 RF 频谱中的广泛工作频率。
具有 Hf1-xZrxO2 栅极结构的低压工作 2D MoS2 铁电存储晶体管
铁电场效应晶体管 (FeFET) 因其良好的工作速度和耐用性而成为一种引人注目的非易失性存储器技术。然而，与读取相比，翻转极化需要更高的电压，这会影响写入单元的功耗。在这里，我们报告了一种具有低工作电压的 CMOS 兼容 FeFET 单元。我们设计了铁电 Hf 1-x Zr x O 2 (HZO) 薄膜来形成负电容 (NC) 栅极电介质，这会在少层二硫化钼 (MoS 2 ) FeFET 中产生逆时钟极化域的磁滞回线。不稳定的负电容器固有支持亚热电子摆幅率，因此能够在磁滞窗口远小于工作电压的一半的情况下切换铁电极化。 FeFET 的开/关电流比高达 10 7 以上，在最低编程 (P)/擦除 (E) 电压为 3 V 时，逆时针存储窗口 (MW) 为 0.1 V。还展示了强大的耐久性 (10 3 次循环) 和保留 (10 4 秒) 特性。我们的结果表明，HZO/MoS 2 铁电存储晶体管可以在尺寸和电压可扩展的非易失性存储器应用中实现新的机会。
用于柔性器件的具有阳极氧化和氟化 Al2O3 栅极绝缘体的氢化 In-Ga-Zn-O 薄膜晶体管
金属半导体场效应晶体管，10 – 15 ) 等等。特别是 In – Ga – Zn – O (IGZO) 是柔性 TFT 有源通道的有希望的候选者，因为即使在室温下沉积，IGZO 也表现出超过 10 cm 2 V − 1 s − 1 的电子迁移率。16、17) 然而，IGZO TFT 通常需要在 300°C 左右进行热退火，以减少因各种类型的加工损坏而形成的缺陷。18 – 22) 我们小组报告说，通过 Ar + O 2 + H 2 溅射沉积的氢化 IGZO 薄膜非常有希望用于制造低于塑料基板软化温度的氧化物 TFT，以用于未来的柔性设备应用。通过低温（150°C）退火可以减少沉积态IGZO薄膜中产生的缺陷。15、23、24)场效应迁移率（μFE）为13.423)
航天级、100krad、100V、高侧电流感应电路 (Rev. A)
• PMOS 选择 1. PMOS 的阈值电压 |V th | 的绝对值需要足够小，以便运算放大器能够打开和关闭 PMOS 栅极。 2. PMOS 的零栅极电压漏极电流 (I DSS ) 定义栅极电压等于 V bus 时的漏电流。I DSS 设置较低的 V out 范围。 3. 如果从运算放大器输出 (V o ) 到栅极的线路电阻过大，则 PMOS 栅极电容会影响稳定性。此电容在 1/ ꞵ 曲线中增加了一个零点。如果零点位于 1/ ꞵ 和 Aol 截距点的左侧，相位裕度会减小。因此，最好使用小的栅极电容。 4. 根据军用标准，漏极-源极击穿电压必须是 V bus 的两倍，至少需要 200V 的击穿电压。
4 全耗尽器件 - FDSOI 和 FinFET
关键特征的小型化。然而，对栅极长度的要求尤其具有挑战性。在以前的技术节点中，栅极之间的距离相对于栅极长度很大。然而，在现在和未来的技术节点中，栅极之间的距离相对于栅极长度本身很小。这就需要栅极长度的缩放。除了缩小器件尺寸的物理挑战之外，还有一个重大挑战是如何保持晶体管的静电完整性。过去，这是通过栅极电介质缩放、沟道掺杂和扩展优化来实现的。这些传统技术不再能够控制短沟道效应。需要新的设备架构来继续缩放趋势。除了控制静电之外，晶体管性能是每个技术节点的关键。因此，晶体管必须同时具有良好的静电和性能。本章介绍了与传统缩放相关的问题，并探讨了传统缩放的替代方案。