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World File Search System现场可编程门阵列
nGRG-RR-2023-02-原生AI架构描述-...
算力是原生AI的核心要素，6G应用和服务预计将增加对强大且加速的计算资源的需求，以满足这些应用和服务的要求。计算能力的提升在推动AI发展中也发挥着至关重要的作用。强大的计算资源可以显著提高AI模型训练的准确性和充分性，同时降低时间成本。为了适应6G网络不断变化的场景和网络功能，需要开发用于处理大量数据量和复杂算法的新型计算架构和基础设施。这可能需要专用硬件，包括图形处理单元（GPU）、现场可编程门阵列（FPGA）和专用集成电路（ASIC）、NPU（神经处理单元）、数据处理单元（DPU）。它还可以包括实现能够管理6G网络和应用程序生成的大量数据的分布式计算架构。
EE 370A 数字电子学 2021-22-I
和稳健性、功率和能量、速度。隔离反相器：不同的反相器实现、MOSFET 作为开关、CMOS 反相器、CMOS 反相器的静态和动态行为、性能指标、设计视角：反相器链分析和缩放影响。组合电路：涉及静态 CMOS 设计、比率逻辑设计、传输晶体管设计和动态逻辑设计的设计指南和权衡。顺序电路设计：静态时序分析 (STA)，双稳态电路：静态和动态锁存器和寄存器、流水线和非双稳态顺序电路。基于阵列的逻辑设计：现场可编程门阵列 (FPGA)。CMOS 存储器设计：存储器层次结构和组织、外围电路、静态随机存取存储器 (SRAM) 设计、动态 RAM (DRAM) 设计。向上移动层次结构：系统级设计、数据路径和寄存器传输操作。硬件描述语言 (HDL) 简介。寄存器传输级 (RTL) 到 GDSII 流程（行业专家讲座）。
实时识别脑电图上的运动想象动作...
摘要 脑机接口 (BCI) 处理算法需要强大的计算设备才能实时执行。在本文中，提出了一种用于对代表两个运动想象任务的脑电图 (EEG) 信号进行分类的硬件高效设计，并在现场可编程门阵列 (FPGA) 上实现。小波包分解 (WPD) 用作特征提取算法，线性判别分析 (LDA) 用作分类器。该系统是使用 System Generator 设计的，并使用硬件/软件联合仿真在 Zybo 板上实现。仿真结果显示，在两个运动想象任务的分类过程中准确率为 80%，时钟频率为 1.5 MHz 时延迟为 7.5 毫秒，功耗为 0.102 W。此外，所使用的 FPGA 资源量少于以前的类似工作，证明设计系统不仅实现了良好的准确性，而且以高效的方式实现了这一目标。
基于超低功耗实时机器学习的 fNIRS 运动伪影检测
摘要 — 由于迭代矩阵乘法或梯度计算，机器学习模块通常需要大量的处理能力和内存。因此，它们通常不适用于处理能力和内存有限的可穿戴设备。在本研究中，我们提出了一种用于功能性近红外光谱 (fNIRS) 系统的超低功耗、基于实时机器学习的运动伪影检测模块。我们实现了 97.42% 的高分类准确率、38 354 个查找表和 6024 个触发器的低现场可编程门阵列 (FPGA) 资源利用率以及 0.021 W 的动态功耗。这些结果优于传统的 CPU 支持向量机 (SVM) 方法和其他最先进的 SVM 实现。这项研究表明，可以利用基于 FPGA 的 fNIRS 运动伪影分类器，同时满足低功耗和资源限制，这在嵌入式硬件系统中至关重要，同时保持高分类准确率。
使用 ICAP 加速 FPGA 故障注入活动的方法
摘要：片上系统 (SoC) 的复杂性不断增加，集成电路 (IC) 制造工艺的微型化技术不断发展，使得现代 SoC 更容易受到辐射引起的单粒子效应 (SEE) 的影响，即使在海平面也是如此。为了以低成本提供切合实际的估计，需要能够复制 SEE 的高效分析技术。在这些方法中，通过使用现场可编程门阵列 (FPGA) 进行仿真进行故障注入，可以在被测电路 (CUT) 上运行活动。本文研究了使用 FPGA 架构来加速故障活动的执行。因此，提出了一种在 FPGA 上映射 CUT 占用的新方法，从而显著减少了要注入的故障总数。此外，还提出了一种故障注入技术/流程来展示尖端方法的优势。所提出的技术使用 Xilinx FPGA 的内部配置访问端口 (ICAP) 模拟 CUT 的所有组合元素中的单粒子瞬变 (SET)。
SoC 上卷积神经网络加速器的高效 HLS 实现
摘要 —卷积神经网络 (CNN) 在图像识别和分类等许多应用中都取得了很高的准确率。然而，由于其参数量大且所需运算密集，通用处理器无法达到所需的推理性能水平。最近，人们开发了各种用于深度 CNN 的硬件加速器来提高 CNN 的吞吐量。在这些加速器中，基于现场可编程门阵列 (FPGA) 的加速器因其高性能、低功耗、高可重构性和快速开发周期而引起了广泛关注。此外，高级综合 (HLS) 工具的可用性减轻了编程负担并提高了基于 FPGA 的加速器设计人员的工作效率。本文提出了一种用于 CNN 卷积层的基于 FPGA 的加速器的 C++ HLS 实现。作为案例研究，我们使用 SDSoC 开发环境在 Xilinx Zynq UltraScale+ MPSoC ZCU104 评估板上使用 Resnet50 CNN 评估所提出的加速器，实现了高达 339 倍的推理加速。
嵌入式系统老化检测与监测技术综述
嵌入式数字设备逐渐被部署到可靠或安全关键的系统中。这些设备会经历严重的硬件老化，尤其是在恶劣的环境中。这增加了它们发生故障的可能性。了解老化过程并尽早发现硬件退化对于保证系统可靠性至关重要。在本调查中，我们回顾了核心老化机制，确定并分类了嵌入式系统中普遍存在的商用现货 (COTS) 组件的老化检测和监控技术的一般工作原理：现场可编程门阵列 (FPGA)、微控制器、片上系统 (SoC) 及其电源。从我们的审查中，我们发现在线技术在 FPGA 上的应用比在其他组件上更为广泛，并且机器学习应用在分析硬件老化方面呈上升趋势。根据所审查的文献，我们确定了该领域的研究机会和潜在的兴趣方向。通过这项工作，我们打算以简洁的方式系统地介绍所有主要方法，以促进未来的研究。
应用简介 - TI 空间增强型塑性逻辑...
德州仪器 (TI) 过去只提供采用较大陶瓷封装的航天级逻辑器件，其中许多器件于 20 世纪 80 年代、90 年代和 21 世纪初推出。许多这些较旧的器件的电源电压范围也有限，客户只能选择 3.3V 或 5.0V Vcc。航天工业中 LEO（低地球轨道）卫星平台的快速发展趋势包括采用空间增强型塑料 (SEP) 封装取代传统陶瓷封装，以及 FPGA（现场可编程门阵列）转向更低的电源电压规格，例如 1.8V 甚至 1.2V。为了更好地帮助客户设计下一代航天电子系统，TI 在空间 CMOS (SC) 逻辑系列中发布了一组全新的 SEP 逻辑器件。该新系列具有随时可用的 TID（总电离剂量）+ SEE（单粒子效应）辐射报告、1.2V 至 5.5V 电源电压支持以及集成单电源上/下电平转换。
嵌入式系统老化检测与监测技术综述
嵌入式数字设备逐渐被部署到可靠或安全关键的系统中。这些设备会经历严重的硬件老化，尤其是在恶劣的环境中。这增加了它们发生故障的可能性。了解老化过程并尽早发现硬件退化对于保证系统可靠性至关重要。在本调查中，我们回顾了核心老化机制，并确定和分类了嵌入式系统中普遍存在的商用现货 (COTS) 组件的老化检测和监控技术的一般工作原理：现场可编程门阵列 (FPGA)、微控制器、片上系统 (SoC) 及其电源。从我们的审查中，我们发现在线技术在 FPGA 上的应用比在其他组件上的应用更广泛，并且机器学习应用在分析硬件老化方面呈上升趋势。根据所审查的文献，我们确定了该领域的研究机会和潜在的兴趣方向。通过这项工作，我们打算通过以简洁的方式系统地介绍所有主要方法来促进未来的研究。
a204.pdf
本文的主题是一个新的设备平台，它解决了目前中子符合计数可维护仪器有限的情况，并反映了微电子学的最新进展。该平台新设备的主要功能是收集来自中子探测器的信号，处理并将它们转换为数字信息，并将其存储在数据文件中。这些设备共享一个通用的可编程硬件和工业级组件，即使在高温操作条件下也能保持高可靠性。它们嵌入了一个现场可编程门阵列，用于为多达 32 个输入通道生成带时间戳的中子信号列表。内部多线程微处理器记录数据，再现移位寄存器、多重寄存器和脉冲串记录器的功能。它同时为多平台图形用户界面提供了一个 Web 服务器。所有上述处理能力、高压和低压电源都集成在一个模块中，功耗也很容易在无人值守监控系统的密封外壳中消散。本主题平台的系统已根据安全保障会计常用的参考工具进行了验证，本文展示了这些比较的结果。