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芯片级评论 5 月
硅光子学已成为一个有前途的平台，可满足下一代数据中心、先进计算以及 5G/6G 网络和传感器对高速数据传输、低功耗和低延迟日益增长的需求。硅光子学市场在过去几年中大幅扩张，预计未来五年的复合年增长率 (CAGR) 将达到 26.8% [1]。尽管通过使用标准半导体量产工艺和现有基础设施，硅光子学的晶圆制造能力已经非常先进，但硅光子学的封装和测试仍然落后，缺乏生产可扩展性，这限制了硅光子学的更广泛部署。本文介绍了光子凸块技术，这是一种新的晶圆级光学元件实现，具有可扩展的封装和测试能力。光子凸块相当于电焊凸块，有可能将硅光子学与标准半导体晶圆制造和封装线结合起来，从而弥合硅光子学向大批量制造的差距。
芯片级原子钟 - Microchip Technology
第三阶段物理组件（上图 1(b)）保留了第二阶段设计的许多成功特性（来自 [3]，如图 1(a) 所示）。加热谐振单元组件由张紧聚酰亚胺“系绳”支撑，这些系绳在机械坚固的配置中提供非凡的热隔离（7000°C/W）。使用传统的光刻技术将谐振单元组件的电气连接以及加热器本身图案化到聚酰亚胺上，以便（导热、金属）迹线的尺寸由电气要求而非机械要求决定，从而最大限度地减少通过电子连接的热损失。共振腔本身由 Pyrex ® 窗口阳极键合到穿孔硅晶片制成，除了温度补偿缓冲气体混合物外，还含有少量金属铯，从第二阶段到第三阶段的演变过程中也没有变化。
芯片级原子钟 - Microchip Technology
第三阶段物理组件（上图 1(b)）保留了第二阶段设计的许多成功特性（来自 [3]，如图 1(a) 所示）。加热谐振单元组件由张紧聚酰亚胺“系绳”支撑，这些系绳在机械坚固的配置中提供非凡的热隔离（7000°C/W）。使用传统的光刻技术将谐振单元组件的电气连接以及加热器本身图案化到聚酰亚胺上，以便（导热、金属）迹线的尺寸由电气要求而非机械要求决定，从而最大限度地减少通过电子连接的热损失。共振腔本身由 Pyrex ® 窗口阳极键合到穿孔硅晶片制成，除了温度补偿缓冲气体混合物外，还含有少量金属铯，从第二阶段到第三阶段的演变过程中也没有变化。
边缘的晶圆和芯片级表征
n近年来，使用CMOS兼容的过程制造硅光子IC（SI PIC）已使具有光学和电函数性具有成本效益的硅芯片的开发。1 - 5）这项技术是光子学 - 电力融合的高性能平台，可在各种行业提供有希望的应用。6 - 9）为增强硅光子学的整合和功能密度，已提出异质和杂交整合方法，以将各种材料系统与单个包装中的各种材料系统相结合。10，11）但是，基于PIC的模块的总成本受到测试，组装和包装过程的影响，这可能占常规INP PIC模块的总成本的80％。12，13）仅产品测试可贡献总成本的约29％，14）对于较不发达的硅光子技术技术，该图可能会增加到约60％ - 90％。15）因此，减少测试，组装和包装成本对于降低基于SI PIC模块的整体成本至关重要。先前的研究采用了两种主要策略来降低测试成本：利用增强的测试结构，16）并增强了测试过程的自动化水平。14）在图片中，一种普遍的测试方法涉及信号通过具有不平衡分裂比的定向耦合器（例如99：1）。这种构造允许99％的信号正常通过波导，而1％的信号被击倒到测试分支。21）17）开发信号通常通过表面耦合器耦合到测试设备，从而促进了自动晶圆级测试系统用于原位和筛选测试的利用。18）然而，在组装和包装阶段，表面光栅耦合器（GCS）在带宽，极化和效率方面遇到限制。19）相比之下，利用点尺寸转换器（SSC）的边缘耦合提供了优点，例如带宽的带宽，降低极化敏感性和增强的耦合效率。20）然而，边缘耦合预先挑战，例如与SSC相关的较大足迹，固定的耦合位置，有限的对齐耐受性和耦合方面的严格规范。
FMCW 激光雷达：扩展到芯片级并改进阶段...
激光雷达（光检测和测距）技术有可能彻底改变自动化系统与其环境和用户的交互方式。当今行业中的大多数激光雷达系统都依赖于脉冲（或“飞行时间”）激光雷达，而这种激光雷达在深度分辨率方面已达到极限。相干激光雷达方案，例如调频连续波 (FMCW) 激光雷达，在实现高深度分辨率方面具有显著优势，但通常过于复杂、昂贵和/或体积太大，无法在消费行业中实施。FMCW 及其近亲扫频源光学相干断层扫描 (SS-OCT) 通常针对计量应用或医疗诊断，这些系统的成本很容易超过 30,000 美元。在本论文中，我介绍了我在芯片级光学和电子元件集成方面的工作，以应用于相干激光雷达技术。首先，我将总结将通常体积庞大的 FMCW 激光雷达控制系统集成到光电芯片堆栈上的工作。芯片堆栈由一个 SOI 硅光子芯片和一个标准 CMOS 芯片组成。该芯片用于成像系统，可在 30 厘米的距离内生成深度精度低至 10 微米的 3D 图像。其次，我将总结我在实施和分析一种新的 FMCW 激光雷达信号后处理方法方面的工作，称为“多同步重采样”（MK 重采样）。这涉及非线性信号处理方案下激光相位噪声的蒙特卡罗研究，因此我将展示随机模拟和实验结果，以证明新重采样方法的优势。QS 重采样有可能提高相干成像系统的采集率、精度、信噪比和动态深度范围。
芯片级灾难性错误的分布式量子纠错
引言。对外部噪声的极端敏感性是构建和操作大规模量子装置的主要障碍之一。量子误差校正（QEC）通过在更大的空间中编码量子信息来解决这一问题，以便可以检测和纠正错误（例如，参见参考文献 [1]（第 10 章）和参考文献 [2]）。现有的 QEC 方案主要关注局部和不相关的错误（或具有有限范围相关的错误），例如参见 [3,4]。然而，例如由于与玻色子浴的耦合 [5 – 7] ，长程关联会对 QEC 的性能产生负面影响 [8,9] 。最近有研究表明，宇宙射线事件 (CRE) 会在超导量子比特中引起灾难性的关联误差 [10 – 13]。高能射线撞击后，会产生声子并在基底中扩散。这些声子随后在超导材料中形成准粒子，进而引起量子比特衰变 [12] 。尽管这些事件很少见，但它们的影响却是毁灭性的，因为它们会导致芯片中所有量子比特发生快速相关弛豫（ T 1 误差），从而基本上擦除编码的量子信息 [12] ，这对于可能需要数小时的长时间计算任务尤其有害 [14] 。此外，CRE 的不利影响不仅限于超导量子比特。半导体自旋量子比特 [15] 和基于马约拉纳费米子的量子比特 [16,17] 也分别受到由 CRE 引起的电荷噪声和准粒子中毒的影响。一种针对系统减少 CRE 影响的方法是改变设备的设计，例如，引入声子和准粒子陷阱 [18 – 20] 并增强设备中的声子弛豫 [17] 。在本信中，我们采用不同的方法，使用分布式纠错方案来检测和纠正
边缘粘合无铅芯片级封装的跌落冲击可靠性
本文介绍了在标准 JEDEC 跌落可靠性测试板上对边缘粘合的 0.5 毫米间距无铅芯片级封装 (CSP) 进行的跌落测试可靠性结果。测试板在几个冲击脉冲下接受跌落测试，包括峰值加速度为 900 Gs，脉冲持续时间为 0.7 毫秒，峰值加速度为 1500 Gs，脉冲持续时间为 0.5 毫秒，峰值加速度为 2900 Gs，脉冲持续时间为 0.3 毫秒。使用高速动态电阻测量系统监测焊点的故障。本研究中使用的两种边缘粘合材料是 UV 固化丙烯酸和热固化环氧材料。对具有边缘粘合材料的 CSP 和没有边缘粘合的 CSP 进行了测试。报告了每块测试板上 15 个元件位置的跌落至故障次数统计。测试结果表明，边缘粘合的 CSP 跌落测试性能比无边缘粘合的 CSP 好五到八倍。使用染料渗透和扫描电子显微镜 (SEM) 方法进行故障分析。观察到的最常见故障模式是焊盘翘起导致线路断裂。使用染料渗透法和光学显微镜对焊料裂纹和焊盘翘起故障位置进行表征。
使用芯片级探测器实现高效、低反作用量子测量
1 科罗拉多大学 JILA，美国科罗拉多州博尔德 80309 2 科罗拉多大学物理系，美国科罗拉多州博尔德 80309 3 美国国家标准与技术研究所，美国科罗拉多州博尔德 80305 4 奥地利科学院量子光学与量子信息研究所，奥地利因斯布鲁克 A-6020 5 因斯布鲁克大学实验物理研究所，奥地利因斯布鲁克 A-6020 6 伊利诺伊大学厄巴纳-香槟分校数学系和伊利诺伊量子信息科学与技术中心，伊利诺伊州厄巴纳 61801，美国 7 科罗拉多大学量子物质理论中心，美国科罗拉多州博尔德 80309 8 耶鲁大学应用物理系，美国康涅狄格州纽黑文 06511 9 物理科学实验室，美国马里兰州学院公园 20740
具有多个切割晶圆的六面模塑面板级芯片级封装
摘要 本研究介绍了 6 面模塑面板级芯片级封装 (PLCSP) 的设计、材料、工艺、组装和可靠性。重点介绍了在带有多个器件晶圆的大型临时面板上制造 PLCSP 的 RDL（重新分布层）。由于所有印刷电路板 (PCB) 面板都是矩形，因此一些器件晶圆被切成两块或更多块，以便充分利用面板。因此，产量非常高。由于所有工艺/设备都是 PCB 工艺/设备（不是半导体工艺/设备），因此这是一个非常低成本的工艺。制造 RDL 后，将晶圆从 PCB 面板上剥离。然后进行焊球安装，并从带有 RDL 的原始器件晶圆制造 6 面模塑 PLCSP。介绍了 PLCSP 的跌落测试和结果（包括故障分析）。 6 面模塑 PLCSP PCB 组件的热循环由非线性温度和时间相关有限元模拟执行。关键词 扇入封装、再分布层、6 面模塑面板级芯片级封装、切割晶圆和跌落测试。
