XiaoMi-AI文件搜索系统
World File Search System低功耗
MX885203A 蓝牙低功耗测量软件（适用于 MT8852B 操作手册）
第 4 条 出口限制 除经日本和美国等国的法律法规授权外，您不得直接或间接使用或以其他方式出口或再出口本软件。特别是，本软件不得出口或再出口到 (a) 任何日本或美国禁运的国家或 (b) 任何受日本出口管制法规或美国财政部特别指定国民名单或美国商务部拒绝人员名单或实体名单限制的人员。在使用本软件时，您保证您不在任何此类禁运国家或任何此类名单上。您还同意您不会将本软件用于或以其他方式出口或再出口用于日本和美国法律法规禁止的任何目的，包括但不限于开发、设计和制造或生产导弹或核武器、化学武器或生物武器以及大规模杀伤性武器以及常规武器。
深圳市斯达微电子有限公司
¾ 采用 CMOS 工艺制造，低功耗 ¾ 很宽的工作电压范围（ V DD =2.4V ～ 15V ） ¾ 最大到 12 位三态地址管脚或 6 位数据输出管脚 ¾ SD827 2B 解码可选择锁存型（后缀－ L ）和瞬态型（后缀－ M ）数据输出 ¾ 封装形式为 DIP18 、 SOP18 、 SOP20 或 CHIP （裸芯片）
使用低功耗霍尔效应传感器进行磁性篡改检测
在能量测量系统中，变压器可用于系统的电源或用作系统的电流传感器。使用变压器的缺点是磁场可能导致变压器铁芯饱和，从而使其失效。对于电源中使用的变压器，这可能导致系统无法正常供电。具体来说，对于电流变压器电流传感器，这可能会阻止正确记录客户负载所消耗的电流，从而导致向客户收取的电能费用过低。由于变压器的这种磁敏感性，篡改者可能会故意将系统置于磁铁中，试图使系统瘫痪。解决磁篡改的一种方法是测量磁场，并在检测到高磁场时采取必要的措施。
TEA5767HN 适合手持应用的低功耗 FM 立体声收音机
I 锁相环 (PLL) 合成器调谐系统 II 2 C 总线和 3 线总线，可通过引脚 BUSMODE 选择 I 通过总线输出 7 位 IF 计数器 I 通过总线输出 4 位电平信息 I 软静音 I 信号相关的单声道到立体声混合 [立体声噪声消除 (SNC)] I 信号相关的高切控制 (HCC) I 软静音、SNC 和 HCC 可通过总线关闭 I 免调节立体声解码器 I 自主搜索调谐功能 I 待机模式 I 两个软件可编程端口 I 总线使能线，用于将总线输入和输出线切换到 3 态模式
适用于低功耗应用的基于级联反相器结构的多级 TIA
摘要 — 本文讨论了一种基于三级改进型反相器结构的多级互阻抗放大器 (TIA)。通过添加两个级联晶体管，传统反相器结构的性能得到了改善。与传统反相器相比，这种新结构的优点是消除了米勒电容，可以提供更高的速度和更宽的频率带宽。除了使用 G m / ID 技术外，本文还权衡了带宽、增益和功耗之间的平衡，介绍了一种用于光通信接收机系统中高比特率的低功耗互阻抗放大器。此外，还使用了有源电感器来减少占用面积并增加频率带宽。将改进电路的极点转移到更高的频率意味着在固定带宽范围内所需的直流电流更少，从而实现低功耗特性
一种新型低功耗改进型 PPN SRAM 单元设计...
一种基于低功耗改进型 PPN SRAM 单元的存储器阵列的新型设计及其对高速缓存存储器的分析评论 Gavaskar K、Surendar N、Thrisali S、Vishal M 电子与通信工程系 Kongu 工程学院 Perundurai，Erode – 638060，泰米尔纳德邦，印度。邮件 ID：gavas.20@gmail.com 摘要 – 高速缓存存储器是存储重复数据和执行操作的指令所必需的存储空间。现代处理器的速度已经显著提高，但存储器增强主要集中于在更小的空间中存储更多数据并减少延迟的能力。本文提出的基于 PNN 反相器的 10 T SRAM 单元电路由 2 个交叉耦合的 PNN 反相器（1 个 PMOS 和 2 个 NMOS 晶体管）、单端独立读取电路（2 个 NMOS 晶体管）和 2 个存取晶体管（2 个 NMOS）组成。将不同的漏电流控制技术（如 LECTOR 和 KLECTOR）应用于 10T PPN 和 10T PNN SRAM 单元以提高其保持性能，并比较其结果。8X8 存储器阵列由存储器单元、行和列解码器、预充电电路、感测放大器和写入驱动器电路组成。测量了读取、写入和保持操作的各种参数（如延迟、动态功率、功率延迟积、漏功率和静态噪声裕度），并与其他 SRAM 单元进行了比较。CADENCE Virtuoso Tool 用于设计 90 nm 技术中的各种电路。模拟结果表明，与其他单元相比，所提出的 SRAM 单元具有更好的性能，因此它可用于创建阵列结构。与其他阵列结构相比，基于 8X8 10T PNN SRAM 单元的阵列具有更低的功率和更少的延迟。
158 pJ/bit 1.0 Mbps 蓝牙低功耗 (BLE) ...
JF Ensworth 和 MS Reynolds，“每部智能手机都是背向散射读取器：与蓝牙 4.0 低功耗 (BLE) 设备的调制背向散射兼容性”，IEEE RFID 会议 2015。
通过低功耗蓝牙实现脑机接口学习的理论...
图 2：Sadtler 等人 (2014) 的 BCI 学习任务。a. 任务结构示意图。受试者首先参与“校准任务”，即他们被动观察屏幕上中心向外的光标移动。记录的运动皮层神经活动用于构建基线解码器并估计内在流形。然后指示受试者在 BCI 控制下执行中心向外的光标移动，首先使用基线解码器，然后使用通过扰动基线解码器构建的扰动解码器。这种扰动可以保持基线解码器与内在流形的对齐（流形内扰动，或 WMP），也可以破坏它（流形外扰动，或 OMP）。b. 内在流形的低维图示及其与本任务中使用的解码器（在方程 3 中定义）的关系。彩色点表示在校准任务的不同试验期间记录的活动模式，由该试验中呈现的光标速度着色。这些刺激的光标速度用右上方插图中的颜色匹配箭头表示，后续光标控制任务中使用的光标目标用绿色菱形表示。引起的神经活动模式主要位于灰色矩形所示的二维平面内，即所谓的内在流形。三个假设的一维解码器用彩色箭头表示，分别标记为基线解码器、WMP 和 OMP。通过将各个活动模式投影到相应的解码器向量上，可以可视化这些解码器的线性读数的相应分量 y 1 。这以绿色标记的一个活动模式为例，图中显示了其在三个解码器上的投影。由于该活动模式靠近内在流形，因此它会从基线解码器和 WMP 产生较大的读数（即远离原点，在三个解码器的交点处），而基线解码器和 WMP 都与内在流形很好地对齐。相比之下，此活动模式通过 OMP 的读数要弱得多（即其在此解码器上的投影更接近原点），因为此解码器远离固有流形。重要的是要记住，此插图是真实任务的简化卡通，其中固有流形是高维的（8-12D 而不是 2D），并且 BCI 任务依赖于两个读数（y 1 ，y 2 ），而不是一个。
适合太空应用的低功耗 SiPM 读出 BETA ASIC
摘要 BETA 专用集成电路 (ASIC) 是一种完全可编程的芯片，旨在放大、整形和数字化多达 64 个硅光电倍增管 (SiPM) 通道的信号，功耗约为 ∼ 1 mW/通道。由于其双路增益，BETA 芯片能够解析信噪比 (SNR) >5 的单个光电子 (phes)，同时实现 ∼ 4000 phes 的动态范围。因此，BETA 可以为太空任务和其他应用中的最大速率低于 10 kHz 的 SiPM 读出提供经济高效的解决方案。在本研究中，我们描述了 BETA ASIC 的主要特性，并对其 16 通道版本的性能进行了评估，该版本采用 130 nm 技术实现。ASIC 还包含两个鉴别器，可以提供触发信号，对于 10 phes，时间抖动低至 400 ps FWHM。对于高达 15 位的动态范围，电荷增益测量的线性误差小于 2%。
一种高效绝热 4 位阵列乘法器，适用于低功耗...
摘要 本研究提出了一种创新技术，基于一种高效的低功耗 VLSI 方法，设计用于信号和图像处理中混频电路应用的 4 位阵列乘法器。建议的架构使用近阈值区域的绝热方法来优化传播延迟和功耗之间的权衡。乘法器是许多数字电子环境中必不可少的组件，因此诞生了许多针对特定应用定制的乘法器类型。与传统 CMOS 技术相比，该技术显著降低了动态和静态功耗。近阈值绝热逻辑 (NTAL) 使用单个时变电源实现，从而简化了时钟树管理并提高了能源效率。使用 Tanner EDA 工具和 Spectre 模拟器在 TSMC 65 nm 技术节点上对建议的设计进行仿真，以确保验证优化结果。与典型的 CMOS 方法相比，在保持相似设计参数的情况下，可变频率、电源电压和负载电容的功耗分别显著改善了约 66.6%、14.4% 和 64.6%。值得注意的是，随着频率变化，负载电容保持恒定在 C load = 10 pF 和 VDD (max) = 1.2 V；随着电源电压变化，负载电容保持恒定在 C load = 10 pF 和频率 F = 4 GHz；随着负载电容变化，频率保持在 F = 4 GHz 和电源电压 VDD (max) = 1.2 V。关键词：- 4 位阵列乘法器、绝热逻辑、低功耗 VLSI、近阈值区域、NTAL 方法、TSMC 65 nm CMOS 技术、混频器电路、信号和图像处理、能源效率、Tanner EDA、Spectre 模拟器和功耗优化。