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World File Search System晶体管的
纳米级进展 - RSC 出版
晶体管尺寸越大，相同芯片面积内可以容纳的晶体管越多，更小尺寸、更高速度、更低能耗是驱动超大规模集成电路技术一代又一代快速发展的不变趋势。然而，如今摩尔定律正在逼近制造工艺的物理极限，目前晶体管的最小栅极宽度已经小于10纳米，如果尺寸继续缩小，制造工艺将变得异常困难。首先，栅极尺寸过窄的晶体管对电流的控制能力会急剧下降，从而产生“漏电流” 。4 – 6此外，为了在芯片上集成更多的晶体管，二氧化硅绝缘层必须越来越薄，而这也会产生漏电流，最终造成额外的功耗，以及信号衰减和电路错误。第二，在5纳米及以下节点制造芯片时，晶体管的电子将受到量子隧穿效应，不再沿着既定的路径移动，5,7-9导致晶体管的特性失控，制造难度和成本增加。
伽玛射线对双极结特性的影响
本文介绍了60 Coγ辐射硬度对双极结型晶体管特性和参数的影响，以分析核领域中使用的单个器件的性能变化。双极结型晶体管（BJT）的类型为（BC-301）（npn）硅，晶体管用60 Co源以不同剂量（1、2、3、4和5）KGy进行γ辐射辐照。使用带稳压电源的晶体管特性仪研究了辐照前后双极结型晶体管的特性和参数。结果表明，由于晶体管增益下降和硅电阻率增加，双极结型晶体管的饱和电压V CE（sat）降低。受电离辐射影响的双极结型晶体管的另一个参数是集电极-基极漏电流，电流的大幅增加是由结附近的累积电荷引起的。1.引言
MOSFET电流镜的拓扑分析
摘要 - 电流镜是在Mi-Croelectronics中广泛使用的电路，尤其是在模拟IC设计中。它们作为原理是输出节点处参考电流的复制品的生成。本文旨在对NMOS电流镜的不同拓扑，特别是简单的电流镜，cascode电流镜和Wilson Current Mirror进行比较研究。我们分析了它们有关晶体管的通道宽度（W）和工作温度的电气特征。Cadence Virtuoso被用作模拟工具，目标过程技术为130 nm。结果，我们发现，通过增加晶体管的W，最小输出电压会降低。此外，我们注意到三个拓扑中的温度比输出电流产生的影响。最后，可以得出结论，当前的镜子遵循了主要文献的预期模式，并朝着代表命令MOSFET晶体管的主要方程式的方向融合。索引项 - cascode电流镜，简单电流镜，Wilson Current Mirror。
使用传输晶体管的条件数据 D 触发器设计，适用于低功耗应用 1 DINESH SALE、2 ASHWANI RANA
1,2 E&CED NIT Hamirpur 摘要- 降低 IC 功耗是当今人们关注的重点。随着 MOS 器件的广泛应用，人们越来越需要功耗更低的电路，尤其是对于使用电池供电的便携式设备，如笔记本电脑和手持式电脑。存储元件消耗了 IC 总功耗的 70%。由于触发器是便携式设备中使用的存储元件的主要部分，因此降低触发器功耗的主要关注点将有助于我们在很大程度上降低 IC 的功耗。减少时钟晶体管的数量可以很好地降低其功耗。由于使用传统 CMOS 逻辑设计的触发器比使用传输门和传输晶体管设计的触发器消耗更多功率，而门控触发器将减少输入和输出相同时不必要的晶体管切换。因此，使用传输门和传输晶体管的门控触发器可用于降低平均功耗。本文提出了一种门控触发器，并将其功耗与输入频率结果与时钟对共享触发器 (CPSFF) 进行了比较。采用 180nm 技术的 Tanner EDA 工具。使用 Cadence EDA 工具设计布局 关键词 - 传输晶体管、传输门、CPSFF、功耗
基于图形的 CMOS 晶体管紧凑建模 (GCM)，用于高效参数提取：一种机器学习方法
CMOS晶体管的紧凑建模是硅制造和电路仿真之间的重要桥梁[1]。为了捕捉器件物理的复杂性，必须在紧凑模型中引入越来越多的模型参数，这对参数提取和仿真效率提出了巨大挑战。为了提取CMOS晶体管的模型参数，已经提出了一种基于机器学习的方法[2,3]。此外，人工神经网络（ANN）已用于通用晶体管行为的紧凑建模[4,5]。然而，由于没有明确的物理意义，这种人工神经网络（ANN）会阻碍模型的可扩展性和效率。因此，开发一种紧凑、可扩展、计算高效的CMOS晶体管模型势在必行。