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技术硕士（ICT）VLSI 和嵌入式系统
超大规模集成 (VLSI) 是在单个硅半导体芯片上集成或嵌入数百万个晶体管的过程。VLSI 技术因其高封装密度、高速度和低功耗而前景广阔。嵌入式系统是一个使用 VLSI 技术构建特定应用系统并满足用户需求的领域。VLSI 和嵌入式系统已在航空航天、农业、汽车、消费电子、生物医学等许多领域开辟了道路。根据 Handel Jones 博士提供的数据，国际商业战略 (IBS) 全球 VLSI/半导体市场收入到 2025 年将达到约 6000 亿美元。这笔收入将主要来自物联网 (IoT) 半导体硬件和传感器市场、半导体代工厂、DRAM、闪存和嵌入式系统。因此，VLSI 和嵌入式系统在提供最佳就业机会方面发挥着重要作用。
微电子与 VLSI 设计 (EE3) - EE@IITM
任何技术的目标都是通过对材料、信息等进行复杂的处理，创造出自然界中不易获得的有用产品。微电子学是制造微型电子元件和系统的科学和技术。在过去的 60 年里，微电子设备是数字革命的基础，影响了我们现代生活的方方面面。半导体可以被视为现代电子产品的大脑，推动了通信、计算、医疗保健、国防、交通、清洁能源以及人工智能 (AI)、虚拟现实 (VR) 和物联网 (IoT) 等新兴技术的进步。
使用Verilog的数字VLSI设计和模拟 - 电子书
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使用稀疏极限学习机进行癫痫和癫痫发作检测的多类分类的 LETTER VLSI 设计
摘要 一种用于区分健康、发作期和发作间期脑电图信号的自动检测系统在临床实践中具有重要意义。本文介绍了一种用于癫痫和癫痫发作检测的低复杂度三类分类 VLSI 系统。设计的系统包括基于离散小波变换 (DWT) 的特征提取模块、稀疏极限学习机 (SELM) 训练模块和多类分类器模块。在三级 DWT 中引入了 Daubechies 4 阶小波的提升结构，以节省电路面积并加快计算时间。SELM 是一种新型的机器学习算法，具有低硬件复杂度和高性能，用于片上训练。由于其分类精度高，因此首次设计了一对一的多类非线性 SELM。设计的系统在 FPGA 平台上实现，并使用公开的癫痫数据集进行评估。实验结果表明，设计的系统在低维特征向量下实现了高精度。关键词：低复杂度，分类，DWT，多类，SELM 分类：集成电路（存储器，逻辑，模拟，RF，传感器）
CMOS 数字 VLSI 设计
S. Dasgupta 教授目前担任印度理工学院鲁尔基分校电子与通信工程系微电子与 VLSI 组的副教授。他于 2000 年获得瓦拉纳西贝拿勒斯印度理工学院 (现为 IIT-BHU) 电子工程博士学位。在攻读博士学位期间，他开展了电离辐射对 MOSFET 的影响方面的研究。随后，他成为印度矿业学院丹巴德分校 (现为 IIT-Dhanbad) 电子工程系的教员。2006 年，他加入印度理工学院鲁尔基分校电子与通信工程系担任助理教授。他目前担任该系教员遴选委员会主席。他在同行评审的国际期刊和会议上撰写/合作撰写了 200 多篇研究论文。他的引用次数约为 2400（2006 年后），h 指数和 i 指数分别为 25 和 65。他是 IEEE、EDS、ISTE 会员，也是英国纳米技术研究所的准会员。他曾担任 2006 年国际微米到纳米会议以及 VDAT-2012、13、14、15、16、17 和 18 的技术委员会成员。他曾担任在印度理工学院鲁尔基分校举办的 VDAT-2017 的组织主席和程序联合主席。他还领导着 VLSI 设计会议的新兴设备技术程序组。他曾在 VDAT-2014 和 2015 年班加罗尔 VLSI 设计会议等许多会议上发表过教程。他也是各种国际会议的技术委员会成员。他在各种技术论坛上发表过大量受邀演讲和主题演讲。 2010 年，他获得了欧盟 Erasmus Mundus 奖学金，在意大利都灵理工大学从事 RDF 领域的工作。2011-12 年，他获得了著名的 IUSSTF 奖学金，在美国威斯康星大学麦迪逊分校从事 SRAM 测试领域的工作。2013 年，他还获得了 DAAD 奖学金，在德国德累斯顿工业大学从事使用可重构逻辑的模拟设计工作。他是 IIT Roorkee SMDP-C2SD 的首席协调员。他感兴趣的领域是纳米电子学、纳米级 MOSFET 建模和仿真、低功耗新型设备的设计和开发、基于 FinFET 的内存设计、模拟设计中的新兴设备以及可重构逻辑的设计和开发。他指导/共同指导了 15 名博士生。目前，他正在指导 7 名博士生。他曾获得 INAE 青年工程师奖。 Dasgupta 博士担任《IEEE 电子器件学报》、《IEEE 电子器件快报》、《IEEE 纳米技术、超晶格和微结构学报》、《国际电子学杂志》、《半导体科学与技术》、《纳米技术》、《IEEE VLSI 系统学报》、《微电子工程》和《微电子可靠性学报》等期刊的审稿人。
VLSI设计
模块-1 VLSI设计简介，抽象水平和设计的复杂性，VLSI设计的挑战：功率，时机，面积，噪声，噪声，可检验性，可靠性和产量； CAD工具：仿真，布局，合成和测试。模块-2 MOS建模，MOS设备模型，短通道效应和速度饱和，MOS电路的缩放； CMOS逆变器，VTC，切换行为，噪声边缘和功率耗散；静态和动态的CMOS组合逻辑门，静态CMO中的晶体管大小，逻辑努力，传递晶体管逻辑，大小问题，多米诺骨牌逻辑门，估算负载电容，简单延迟模型（RC），CMOS门的简单延迟模型（RC），功耗；模块3布局设计，设计规则，棍子图；标准细胞布局，芯片布局和地板计划，阵列布局；数据路径单元，加法器，变速杆，乘数；控制逻辑策略，PLA，多级逻辑，合成以及位置和路线；闩锁和时钟，触发器，设置和保持测试，静态和动态闩锁和触发器，时钟分布，时钟合成和使用PLL的同步。模块4 MOS回忆，注册，SRAM，DRAM；互连的全局互连建模，电容，电阻和电感；信号和功率供应完整性问题，电气移民，RC互连建模驱动大型电容载荷，减少RC延迟； Verilog HDL。课程结果：
VLSI设计（单元1）
1947 Bipolar Transistor invented by Bardeen, Brattain and Shockley at Bell Laboratories 1958 Simultaneous Development of Integrated Circuit by Kilby at Texas Instruments & Noyce and Moore at Fairchild Semiconductor 1961 First commercial digital IC available from Fairchild Semiconductor 1967 First Semiconductor RAM (64bits) discussed at the IEEE International Solid-State Circuits Conference (ISSCC) 1968 Introduction of the first commercial IC operational amplifier the µA709 by Fairchild Semiconductor 1970 1-transistor dynamic memory cell invented by Dennard at IBM 1971 Introduction of the 4004 microprocessor by intel 1972 First 8-bit Microprocessor The Intel 8008 1974 First 1kBit memory chip, 8080 microprocessor 1978 First 16-bit Microprocessor 1984 1MBit Memory芯片
超大规模集成电路系统设计
电子与通信工程系是印度所有 NIT 中规模较大的 ECE 系之一，也是瓦朗加尔国立技术学院 (NITW) 最大的系之一。NITW 的 ECE 系在教学、研究和服务方面享有国际声誉。ECE 系拥有优秀的实验室设施和敬业的师资队伍，提供广泛的课程，包括嵌入式系统和智能仪器、VLSI 系统设计、通信系统和研究 (Ph.D) 课程的本科 (B.Tech) 和研究生 (M.Tech)。该系最近承担的一些赞助项目包括由 DLRL、海得拉巴赞助的使用神经网络的雷达辐射源识别和由印度政府麻省理工学院赞助的 VLSI 特殊人力资源开发。
用于 VLSI 的稳健且可扩展的混合 1 位全加器电路
摘要 本研究论文介绍了一种用于“超大规模集成”（VLSI）应用的新型 22 晶体管 (22T)、1 位“全加器”（FA）。所提出的 FA 源自混合逻辑，该逻辑是“栅极扩散输入”（GDI）技术、“传输门”（TG）和“静态 CMOS”（SCMOS）逻辑的组合。为了评估所提出的 FA 的性能，在“设计指标”（DM）方面将其与最先进的 FA 进行了比较，例如功率、延迟、“功率延迟乘积”（PDP）和“晶体管数量”（TC）。为了进行公平比较，所有考虑的 FA 都是在常见的“工艺电压温度”（PVT）条件下设计和模拟的。模拟是使用 Cadences 的 Spectre 模拟器使用 45 nm“预测技术模型”（PTM）进行的。仿真表明，在输入信号频率 fin=200 MHz 和电源电压 V dd =1 V 时，所提出的 FA 的“平均功率耗散”(APD) 为 1.21 µW。它的“最坏情况延迟”(WCD) 为 135 ps，并且“功率延迟积”(PDP) =0.163 fJ。进一步为了评估所提出的 FA 在 V dd 和输入信号操作数大小方面的可扩展性，它嵌入在 64 位 (64b)“行波进位加法器”(RCA) 链中，并通过将 V dd 从 1.2 V 以 0.2 V 的步长降低到 0.4 V 来进行仿真。仿真结果表明，只有所提出的 FA 和其他 2 个报道的 FA 能够在不同的 V dd 值下在 64b RCA 中运行，而无需使用任何中间缓冲器。此外，我们观察到，与其他 2 个 FA 相比，所提出的 FA 具有更好的功率、延迟和 TC。关键词：全加器、PDP、低功耗、静态 CMOS、门扩散输入、传输门逻辑