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芯片设计中的人工智能
Rajesh Pendurkar 目前是 Capgemini Engineering 的工程总监，负责推动 DFT 架构以提供创新的硅片解决方案。此前，他曾在英特尔、博通和 Sun Microsystems 担任管理和工程职位。他的研究兴趣包括调试设计、内置自测试、优化算法和机器学习。他创立了 ASIC 设计和测试咨询公司 TriSquare Sense。他是加州大学圣克鲁斯分校的兼职教员。他在《IEEE 集成电路计算机辅助设计学报》等期刊和国际测试会议 (ITC) 等会议上发表了 20 多篇论文。他拥有 6 项专利，是 IEEE 1687 标准委员会工作组的成员。他在佐治亚理工学院获得电气和计算机工程博士学位，并在南加州大学马歇尔商学院获得工商管理硕士学位。
Chiplet 集成的新时代
林肯实验室 ELAIC 方法的基本概念是将小型专用芯片（称为芯片）组装成类似单芯片的单片集成电路。ELAIC 互连结构将封装性能扩展到传统晶圆级封装所施加的限制之外。多个异构芯片在层内互连，这些层重新分配（重新路由）电气输入和输出，以实现高带宽、低延迟的芯片到芯片通信。该架构依赖于细线
芯片互连测试与维修
征集参与第一届 IEEE 国际芯片互连测试与修复研讨会 (CITaR) 专注于基于芯片的三维堆叠 IC 的互连测试与修复，以及实现这一点的片上基础设施。这些 IC 包括所谓的 2.5D、3D 和 5.5D 堆叠 IC。芯片到芯片互连可能包含微凸块对、混合键合、中介层导线和硅通孔 (TSV)。虽然这些堆叠 IC 在异构集成、小尺寸、高带宽和性能以及低功耗方面具有许多吸引人的优势，但在测试和修复其芯片间互连方面仍有许多未解决的问题。CITaR 研讨会为研究人员和从业人员提供了一个独特的论坛，可供展示和讨论这些挑战和（新兴）解决方案。诚邀您参加 CITaR 研讨会。 CITaR 研讨会将与 IEEE 欧洲测试研讨会 (ETS) 一起在荷兰海牙万豪酒店举行，并由 IEEE 计算机学会测试技术委员会 (TTTC) 提供技术赞助。研讨会计划 – 研讨会计划包含以下内容。
建立开放的花栗鼠经济
1。新兴的chiplet经济（Bapi Vinnakota）2。市场为什么想要chiplets•新应用的chiplet用例（Dharmesh Jani，meta）•开放chiplets以使硅的新时代（Amber Huffman，Google）•HPC（John Shalf，doe，doe）3。包装（sip）（chiplet供应商和（sip）构建器）构建chiplet和系统
Chiplet 时代的先进封装和材料
第四章 主要IC封装材料动向 A. RDL介电材料 1. 介电材料的概要/145 2. 介电材料所要求的特性/149 3. RDL的应用及结构形成/151 4. 介电材料供应商的市场进入状况/154 5. 介电材料的产品特性/163
异构芯片集成打造超级芯片
本文介绍了一种新型超大面积集成电路 (ELAIC) 解决方案（我们称之为“巨型芯片”），适用于将不同类型的多个芯片（例如，内存、专用集成电路 [ASIC]、中央处理器 [CPU]、图形处理单元 [GPU]、电源调节）组合到通用互连平台上的单个封装中。巨型芯片方法有助于重新构建异构芯片平铺，以开发具有所需电路密度和性能的高度复杂系统。本文重点介绍了最近关于大面积超导集成电路连接多个单独芯片的研究，特别关注了在单个芯片之间形成的高密度电互连的处理。我们重新制造了各种巨型芯片组件，并使用多种技术（例如扫描电子显微镜 (SEM)、光学显微镜、共聚焦显微镜、X 射线）对其进行了表征，以研究集成质量、最小特征尺寸、硅含量、芯片间间距和间隙填充。二氧化硅、苯并环丁烯 (BCB)、环氧树脂、聚酰亚胺和硅基电介质用于间隙填充、通孔形成和重分布层 (RDL)。对于巨型芯片方法，通过减少芯片间 (D2D) 间隙和增加硅含量来提高热稳定性，从而使组装人员能够缓解不同基板/模块集成方案的热膨胀系数 (CTE) 不匹配的问题，这对于实现从回流到室温甚至低温操作的宽温度范围稳定性非常重要。 Megachip 技术有助于实现更节省空间的设计，并可容纳大多数异构芯片，而不会影响稳定性或引入 CTE 不匹配或翘曲。各种异构芯片
异构芯片集成打造超级芯片
D 集成是先进封装和异构集成中的关键技术——它有助于系统级性能扩展。虽然封装的发展引入了 3D 集成，从封装系统发展到堆叠集成电路 (IC) 和 3D 片上系统，但该行业目前正在见证另一个重要转折点：背面供电网络 (BSPDN)。在传统的扩展方法中，信号和供电共存于晶圆的正面。然而，对电力（尤其是供电）日益增长的需求，越来越限制了实现可扩展解决方案的能力。高效的晶体管扩展对于实现更高的晶体管密度至关重要，这需要按比例扩展供电网络。然而，这遇到了巨大的 IR 压降挑战，导致晶体管性能受损。此外，信号和电源的互连设计变得高度相互依赖，构成了供电布线过程的很大一部分（至少 20%）。此外，随着扩展到下一个节点，功率密度会迅速增加。行业共识是通过实施 BSPDN 来分离信号和电源。这涉及隔离晶圆正面的信号网络，并利用晶圆对晶圆键合来高效地访问晶体管背面以进行电源分配和管理。主要优势包括更宽的电源线和更低的 IR 压降、更均匀的电压分布，以及最重要的，更多的设计空间，从而进一步缩小标准单元高度。BSPDN 消除了在晶圆正面共享信号和电源线之间互连资源的需要。顾名思义，背面供电将电源重新定位到背面
chiplet时代的高级包装和材料
第4章，主要包装材料的趋势A. RDL介电材料1。介电材料的轮廓 /145 2。< /div>介电材料的要求特征 /149 3。< /div>RDL和结构组的应用 /151 4。< /div>介电材料供应商的市场进入状态 /154 5。< /div>介电材料的产品特征 /163 < /div>
光子芯片互连通过3D-Nanoprinted interposer
在过去的几十年中，已经使用多种不同的波导材料研究了光子综合电路（PIC），并且每种都在特定的关键指标中脱颖而出，例如有效的光发射，低传播损失，高电位效率和批量产生的潜力。尽管进行了持续的研究，但每个平台都表现出继承的缺点，结果刺激了混合和异质整合技术的研究，以创建更强大的跨平台设备。这是结合每个平台的最佳属性；但是，它需要针对材料系统的每种不同组合的特殊设计和其他制造过程的专门开发。在这项工作中，我们提出了一种新型的混合整合方案，该方案利用3D-Nanoprint的插入器实现光子chiplet互连系统。此方法代表了一个通用解决方案，可以很容易地在任何材料系统的芯片之间进行杂交，每个材料系统都在其自己的技术平台上制造，更重要的是，单个芯片的既定过程流程没有变化。开发出具有亚微米准确性的快速印刷过程，以形成芯片耦合框架和纤维引导漏斗，实现高达5：2的模式场差异（MFD）转换率（从SMF28光纤到4 µm×4 µm模式在Polymer waveide中，我们的知识尺寸为afters afters to Propuly Waverguide smf28纤维到4 µm×4 µm模式）纳米折叠成分。此外，我们在1480 nm至1620 nm之间的140 nm波长范围内，在硅和INP芯片之间证明了具有2.5 dB的死与DIE耦合损失的光子芯片互连系统。该混合集成计划可以桥接不同的波导材料，从而支持更全面的跨平台集成。
处理 Chiplet 中的热机械应力 - Chiplet 峰会
来源：J. Falck、C. Felgemacher、A. Rojko、M. Liserre 和 P. Zacharias，《电力电子系统的可靠性：行业视角》，载于《IEEE 工业电子杂志》，第 12 卷。第 12 期。第 2 页。第 24-35 页，2018 年 6 月。