XiaoMi-AI文件搜索系统
World File Search Systemchiplet
-0.5cmATPlace2.5D：用于大规模2.5D-IC的分析热感知芯片布局框架
消费电子产品的激增催化了 2.5D 集成电路 (2.5D-IC) 的发展。随着这些系统规模扩大并集成更多芯片，芯片设计工具（尤其是自动芯片布局）的重要性日益显现。然而，之前的研究并未充分考虑芯片的独特特征，遇到了与线长质量低和可扩展性差有关的挑战。此外，2.5D-IC 中明显的高温问题尚未得到彻底解决，表明缺乏热感知设计探索。针对这一问题，本文提出了 ATPlace2.5D，一种用于大规模 2.5D-IC 的分析性热感知芯片布局框架。它可以与创新的基于物理的紧凑热模型相结合，提供平衡线长和温度的解决方案，位于最优帕累托前沿。实验结果表明，AT-Place2.5D 可在几分钟内处理超过 60 个 chiplet，在最高温度和总走线长度方面均比 TAP-2.5D 高出 5%，在热感知布局方面高出 42%，速度提升 23 倍，有望推动 2.5D-IC 的成熟和广泛应用。
RapidChiplet：用于快速设计空间探索chiplet体系结构的工具链
提高处理器和加速器的每成本绩效比以往任何时候都变得更具挑战性，导致摩尔定律的减慢[22]。这种慢速下降的原因是过渡到更先进的技术节点[19]时的设计和制造成本，以及由于IO驱动器，模拟电路的缩放限制以及最近的静态随机访问记忆（SRAM）而导致此过渡的重新转换。针对这些挑战的有前途的解决方案是2.5D集成，其中多个称为chiplets的硅死模被整合到同一软件包中。可以将单个芯片设计重复使用以降低每芯片的设计成本的事实。此外，由于2.5D集成允许将不同技术内置的异质芯片集成到同一包装中，因此只有可以充分利用技术扩展的组件才能以高级和昂贵的技术节点制造。达到缩放限制的组件是成熟的低成本技术制造的。由于其经济利益，2.5D整合将其进入行业领先的公司的产品，例如NVIDIA的P100 GPU [17]（仅用于高频带宽度内存（HBM））和AMD的EPYC和Ryzen CPU [23]。2.5D堆叠芯片的设计空间很大。One can decide between different packaging options [ 18 , 21 , 27 , 29 ], chiplet counts and sizes [ 9 ], chiplet placements [ 13 ], die-to-die (D2D) link imple- mentations [ 7 , 24 ] and protocols [ 1 , 3 ], inter-chiplet interconnect (ICI) topologies [ 4 , 14 , 16 , 25 , 26 ], and many more factors.更重要的是，有许多感兴趣的指标，例如面积要求，功耗，热能性能以及芯片的制造成本，或ICI的潜伏期和吞吐量。
RapidChiplet：用于快速探索 Chiplet 架构设计空间的工具链
提高处理器和加速器的性能成本比以往更具挑战性，这导致摩尔定律的减速 [22]。减速的原因在于过渡到更先进的技术节点时设计和制造成本呈指数级增长 [19]，同时由于 I/O 驱动器、模拟电路以及最近的静态随机存取存储器 (SRAM) 的扩展限制，这种过渡的收益不断递减。2.5D 集成是解决这些挑战的一个有前途的解决方案，其中将多个称为小芯片的硅片集成到同一封装中。单个小芯片设计可用于多种产品，这降低了每个芯片的设计成本。此外，由于 2.5D 集成允许将采用不同技术构建的异构小芯片集成到同一封装中，因此只有能够充分利用技术扩展的组件才会采用先进且昂贵的技术节点制造。已经达到扩展极限的组件则采用成熟的低成本技术制造。由于其经济效益，2.5D 集成已应用于行业领先公司的产品中，例如 NVIDIA 的 P100 GPU [ 17 ]（仅适用于高带宽内存 (HBM)）和 AMD 的 EPYC 和 Ryzen CPU [23]。2.5D 堆叠芯片的设计空间巨大。人们可以在不同的封装选项[18、21、27、29]、芯片数量和尺寸[9]、芯片放置位置[13]、芯片到芯片 (D2D) 链路实现[7、24]和协议[1、3]、芯片间互连 (ICI) 拓扑[4、14、16、25、26]以及其他许多因素之间进行选择。此外，还有许多不同的相关指标，例如芯片的面积要求、功耗、热性能和制造成本，或 ICI 的延迟和吞吐量。
chiplet精算师：定量成本模型和多芯片架构探索
尽管摩尔的定律已经统治了半导体的半导体，但人们广泛观察到它，并认识到摩尔的定律变得越来越难以维持。“分别包装的较小功能的整合”被摩尔本人[8]和半导体行业视为扩展。传统的VLSI系统是在整体模具上实现的，也称为芯片系统（SOC）。过去几十年来，工艺技术的稳定增长和死亡区域的稳定增长可以保证晶体管上的晶体管增长。然而，随着过程技术的改进减慢，芯片区域接近光刻标线的极限，晶体管生长将停滞不前[6] [9]。同时，大型芯片意味着更复杂的设计，而差的产量降低了更高的成本。将单片SOC重新分配到几个芯片中可以提高模具的整体产量，从而降低成本。除了产生改善之外，chiplet再利用是多芯片架构的另一个特征。在传统的设计流中，IP或模块重复使用被广泛使用；但是，这种方法仍然需要重复的系统验证和芯片物理设计，这很大程度上是非经常性工程（NRE）成本的很大一部分。因此，Chiplet Reuse可以节省重新验证系统的开销和重新设计芯片物理，可以节省更多的成本。随着许多关于多片的作品的出现，尤其是来自行业的产品[9] [14]，多芯片建筑的经济有效性已成为共识。但是，实际上，我们发现由于包装和模具die（D2D）接口的开销，多芯片系统的成本优势并不容易实现。与SOC相比，在VLSI系统设计的早期阶段，多芯片系统的成本更加困难。不仔细评估，采用多片
FireLink：一种面向Chiplet 设计空间探索的评估框架
设计体系结构说明类DesignConfig（new Constellation（Nocparams（topology =（），ChannelParamgen =（），RoutingRelation =（））…）++ new Rockettile（）++ new L2Banks（）
基于 chiplet 的架构简介
本文讨论了影响先进半导体封装领域的三大趋势。本文的首要关注点是异构集成。该术语的现代版本对不同的人有不同的含义，但在本文中，异构集成被定义为由多个芯片构建的分解式片上系统 (SoC) 架构。这种设计方法类似于系统级封装 (SiP)，不同之处在于不是在单个基板上集成多个裸片（包括 3D 堆叠），而是在单个基板上集成以芯片形式存在的多个知识产权 (IP)。第二个主要趋势涉及利用硅通孔 (TSV) 和高密度扇出重分布层 (RDL) 的新硅制造技术。这些进步正在推动更多硅进入以层压板为主的半导体封装领域，尤其是当高带宽和外形尺寸成为设计的关键属性时。这种趋势带来了新的设计和验证挑战，大多数封装工程师并不熟悉，因为它们通常不是基于层压板的设计的一个方面。最后，在生态系统方面，我们看到所有大型半导体代工厂现在都提供自己的先进封装版本。在许多方面，这为封装社区带来了一股清新的气息，因为使用新的方式为封装设计团队提供参考流程和工艺设计套件 (PDK) 等资产。电子设计自动化 (EDA) 公司目前正在与许多领先的代工厂和外包半导体组装和测试供应商 (OSATS) 合作，开发多芯片封装参考流程和封装组装设计套件 (PADK)。这种额外的基础设施极大地造福了封装设计社区。
UCIe 2.0 规范：推进封装芯片创新的开放生态系统
− 访问最终规范（例如：1.0、1.1、2.0 等）− 按照协议中概述的 IP 保护实施 − 有权参加董事会确定的公司贸易展览或其他行业活动 − 参与技术工作组 − 影响技术方向 − 访问中级（点级）规范 − 每年半数董事会成员任期结束时，选举进入发起人级别/董事会
用于白蛋白和 pH 多化学传感的双峰“传感器芯片”平台
提出并实验验证了一种灵活的多模态化学传感平台新概念“传感器芯片”。该概念的灵感来自于大规模集成电路 (LSI) 的最新趋势，即通过 LSI“芯片”快速实现高功能性。作为概念验证，通过由两个具有微电极阵列 (MEA) 的平面“传感器芯片”组成的双模态装置展示了 pH 值和白蛋白传感。使用表面微加工、深反应离子刻蚀 (RIE) 和随后的化学功能化，制造、功能化、集成和测试了两个 8 ×16 mm 2 Si 芯片，其中有十三个金 (Au) 和氧化铟锡 (ITO) 微电极，最大电极尺寸为 512 × 512 µm 2。结果表明，提出的概念能够集成多种模式而不会牺牲灵敏度。 关键词
普及基于 Chiplet 的处理器设计
基于芯片的设计有望降低开发成本并加快上市时间，但这些设计一直只限于大型芯片供应商。现在，业界正在构建一个生态系统，旨在实现结合采用不同工艺节点的第三方芯片的设计。与此同时，RISC-V 通过其开源模型实现了更大的 CPU 创新。这些趋势为 RISC-V 芯片供应商创造了机会。Ventana Micro Systems 赞助了本白皮书的创建，但观点和分析仅代表作者本人。
最新协议旨在推进芯片封装的热压和混合键合方法
小芯片将 SOC 分解成复合部件，从而形成更小的芯片，然后可以将其封装在一起作为单个系统运行，从而提供潜在的优势，包括提高能源效率、缩短系统开发周期和降低成本。然而，在 AI 计算快速创新的推动下，需要封装方面的进步才能更快、更高效地将小芯片从研究转移到量产。