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定制 IC 的 Chiplet 解决方案
摘要：芯片被视为克服摩尔定律放缓和优化集成电路设计超越单芯片物理边界的战略选择。业界已报道了使用芯片和先进封装解决方案进行有效系统设计的几个例子。这些设计为方法和工具提供了巨大的机遇，但也带来了挑战。添加多芯片选项大大增加了设计空间，必须开发新的分区和评估工具。EDA 行业已经为设计师提供了部分集成的解决方案，但还需要做更多的工作来提供无缝的环境。那么基于芯片的设计是否是我们对集成系统设计的一次革命？多芯片模块在 20 世纪 80 年代甚至更早的时候就引起了业界和学术界的关注。然而，在那个时期诞生的几家初创公司没有留下任何重大遗产就倒闭了。与多芯片模块相比，基于芯片的设计是一种渐进式创新吗？与过去相比，现在哪些机会引人注目？基于芯片的设计是否会产生专门从事这项技术的新公司，这些公司将提供类似于我们在代工厂看到的技术服务？ EDA 行业在促进生态系统方面将发挥什么作用？
chiplet的最新和前景异质整合和混合键
i ntroduction c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c hiplet c。微处理器，例如AMD的EPYC [1-3]和Intel的湖泊场[4-6]和FPGA（可编程的门阵列），例如Xilinx的Virtex [14]，具有大量的Chiplet Design和Chiplet Design和杂物整合包装。chiplets之间的一种层状（横向）通信（互连）是桥梁[17，33-42]杂交粘合物已引起了很多关注[17，43-87]，因为索尼（Sony 2016年传感器和其他基于图像的设备[45，46]。在这项研究中，将提出chiplet设计和异质整合包装以及混合键合的最新和前景。固定在有机包装底物和环氧造型化合物（EMC）的刚性桥梁和富裕的桥梁。系统 - 芯片（SOC）将首先提到。
Chiplet时代电路封装技术研究专门委员会成立宗旨
随着半导体的物理尺寸达到极限，以生成性人工智能为代表的对大规模计算能力的需求正在推动芯片上晶体管元件密度的持续增加。 FinFET结构可提高元件密度，同时抑制传统平面场效应晶体管（FET）小型化所导致的漏电流，目前该结构已开始量产，未来将向GAA（Gate-All-Around）纳米片结构迈进，该结构可将电流通道的控制面从FinFET的三面增加到四面。因此，晶体管的结构变得更加复杂，导致量产时产品良率下降、成本增加。另一方面，人们担心所需计算能力的扩大将超过半导体元件密度的扩大，导致电路规模超过曝光的光罩极限。在此背景下，为了缓解成本上升的问题，一种根据架构将半导体芯片物理地划分为芯片小体（chiplet）的方法已经投入量产。此外，未来还将考虑采用安装技术对适合光罩极限的芯片进行封装和扩大的方法。此外，Chiplet超越了单片芯片的简单划分，可以把不同代半导体芯片或已有芯片组合起来，有望缩短开发周期，改变供应链，有望成为未来半导体产业的一大趋势。
chiplet使用互连层与高密度混合底物的异质整合
摘要在这项研究中，研究了用于chiplets的高密度有机杂交底物异质整合。重点放在与互连层的杂种底物的设计，材料，过程，制造和表征上。进行了非线性有限元分析，以显示填充有互连层导电糊的VIA处的应力状态。关键词chiplets，异源整合，杂交底物，互连层，扇出面板级芯片last I.对2.1D IC积分的简介，具有细金属线宽度（L）和间距（S）的薄膜层（无芯底物）在堆积包装基板的顶层上制造，并成为混合基板[1-5]。在这种情况下，杂交底物的屈服损失，尤其是精细的金属L/S无烷基底物很难控制，并且可能非常大。为2.3D IC积分，精细的金属L/S底物（或插头）和堆积包底物是分别制造的[6-15]。之后，细金属L/S底物和堆积封装基板通过焊接接头互连为混合基板，并通过底漆增强。在这种情况下，杂交底物的屈服损失，尤其是精细的金属L/S无烷基底物更易于控制和较小。在这项研究中，精细的金属L/S底物和堆积封装基板或高密度互连（HDI）也被单独制造，然后通过互连层组合。这与2.3d IC集成非常相似，除了焊接接头和底部填充，被取消，这些焊接被互连层取代。互连层约为60μm，由填充有导电糊的预处理和VIA（底部为100μm直径为100μm，直径为80μm），并且处于β级。精细的金属L/S无烷基基材（37μm厚度）是由PID（可令人刺激的介电），LDI（激光直接成像）和PVD（物理蒸气沉积），Photoresist和LDI，LDI，LDI，
向小芯片迈进 - 开放欧洲先进封装和微集成工业代工厂 –
Chiplet 架构框架可定制的 Chiplet 模板包括：• 基于 NoC 的架构和通用 D2D 接口• Bring-Up、Chiplet 组件的安全启动• DfM / DfT - JTAG BSCAN、系统监视器• 安全与保障设计 – Caliptra、CE• 立法法规 – EU EU ESPR、EU Data Act、EU ESG 法律• 数字产品通行证 – 数字铭牌、UID、RAMI 4.0
基于芯片组装的处理器的设计空间探索
摘要 — 2.5 维集成技术的最新进展使芯片组装成为一种可行的系统设计方法。芯片组装正在成为一种新的异构设计范式，它具有更低的成本、更少的设计工作量和更少的周转时间，并能够实现硬件的低成本定制。然而，这种方法的成功取决于确定一个能带来这些好处的最小芯片集。我们开发了第一个基于芯片组装的处理器的微架构设计空间探索框架，使我们能够确定要设计和制造的最小芯片集。由于芯片组装使异构技术和具有成本效益的应用相关定制成为可能，我们展示了使用由多个芯片构建的多个系统来服务不同工作负载的好处（与单个最佳系统相比，能量延迟积提高了 35%），以及芯片组装方法在总成本方面优于片上系统 (SoC) 方法（成本提高了 72%），同时满足了单个应用程序的能量和性能约束。索引词——2.5-D集成、芯片组装、微架构设计空间探索（DSE）、多芯片优化。
异构小芯片的设计和技术空间 - ...
HPC 市场上的各种产品已经采用异构集成，根据功能进行分解，混合工艺节点，或集成多个计算芯片来扩展计算资源。随着对 chiplet 集成的需求越来越大，最近出现了通过 ODSA、UCIe、OIF 等对 die-to-die 接口进行标准化以实现插入式解决方案来构建 chiplet 生态系统的努力，而之前的应用则采用专有的 die-to-die 解决方案。最近，chiplet 行业增加了 UCIe 的权重。除了 die-to-die 接口 IP 和标准的开发之外，代工厂和 OSAT 开发的先进封装技术（2.5D/3D 封装）也为实现需要高带宽和低延迟 die-to-die 接口的 chiplet 集成做出了重大贡献，以满足系统扩展的需求。
Lightelligence - 白皮书 - 大规模光电集成赋能智能算力网络
2.1.2 芯片架构 ................................................................................................................................ 8
die-to-die Communications的建筑探索
新颖的电路设计和制造方法正在进入市场。het偶联的集成允许将不同工艺节点的chiplet技术组合成一个大包装。为了允许它们之间进行无缝的沟通，必须对标准进行定义，因此构造随后的互连也是如此。在本文中，我们提出了一个卸载引擎，该引擎桥接了流行的片上系统通信标准，高级可扩展界面（AXI），并带有不断发展的通用chiplet chiplet Interconnect Express（UCIE）。我们深入研究了卸载引擎设计过程的详细信息，挑战以及用于将AXI协议连接到UCIE接口的新手方法。生成的体系结构应安装在UCIE模型的协议层中。平衡了设计的复杂性，延迟和大小，我们证明了在整个过程中做出的每个决定是合理的。在这项工作中，我们还提出了可以对设计进行的未来改进。结果是一个接口，该接口可以用作模具到die互连的一部分，与UCIE标准完全兼容。这可能是商业产品的开始，也可能是对互连技术的见解。这项工作与希望将基于AXI的体系结构集成到异质包装的设计师和研究人员相关。
逻辑和记忆chiplets的玻璃插座器集成
一种有前途的方法来提高今天和明天的高度复杂系统的产量，就是将系统分配到“ chiplets” [1]中。将集成这些芯片以形成整体系统。取决于物理配置，存在两种类型的chiplet集成：2.5-d interposer和3D堆叠。2.5-D集成已成为一种吸引人的选择，因为它允许在具有不同技术节点（异质集成）的插入器上集成多个现成的芯片或智力属性（IPS）。在2.5-D中，芯片在插头包装的顶部并排放置，如图1（a）所示。此外，它们是通过被动间插座底物上的重新分布层（RDL）连接的，该金属层在chiplet之间提供侧向连接，并从外部源分布功率。常见的插入器包装材料是硅，有机和玻璃。