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d v a n c e d p a c a c a g i n g技术正在为人工智能（AI），5G，高性能计算（HPC），智能汽车和其他应用程序提供硬件改进，这些应用程序将为半导体行业提供持续增长的延续增长。多年来，包装行业已经不懈地过渡到启用技术。首先使用Flip-Chip，然后是晶圆包装，现在是2.5d和3D包装技术。今天，这些技术已通过传统的后端光刻工具的某些限制扩展到它们的限制。以边缘计算为例。已经在增长轨迹上，该应用程序需要大量存储和高I/O，以满足网络边缘数据分析，推理和决策的积极新需求。新的要求正在推动新的技术要求，用于后端光刻工具。T SMC主席Mark Liu的高级P A CK A G I N G W A S N O T E D的突出性，他最近指出：“对先进包装的需求远远超过了当前的生产能力[1]。”刘进一步指出，该公司正在“加速生产能力的增长”，以符合对高级包装的需求，并“支持下一代HPC，AI，移动应用程序……以帮助客户取得产品成功并抓住市场机会[1]。”传统的翻转芯片包装（今天仍然使用）的最小音高约为150µm，而高级微容器将最小球场推向了50µm以下，但仍然存在关键的瓶颈。，但很明显，下一代设备不可避免地需要更多的chiplet和为了克服局限性，使用内部自定义处理器，加速器和网络硅的“大型t e ch” c om p a n ie s e
基于 chiplet 的架构简介
本文讨论了影响先进半导体封装领域的三大趋势。本文的首要关注点是异构集成。该术语的现代版本对不同的人有不同的含义，但在本文中，异构集成被定义为由多个芯片构建的分解式片上系统 (SoC) 架构。这种设计方法类似于系统级封装 (SiP)，不同之处在于不是在单个基板上集成多个裸片（包括 3D 堆叠），而是在单个基板上集成以芯片形式存在的多个知识产权 (IP)。第二个主要趋势涉及利用硅通孔 (TSV) 和高密度扇出重分布层 (RDL) 的新硅制造技术。这些进步正在推动更多硅进入以层压板为主的半导体封装领域，尤其是当高带宽和外形尺寸成为设计的关键属性时。这种趋势带来了新的设计和验证挑战，大多数封装工程师并不熟悉，因为它们通常不是基于层压板的设计的一个方面。最后，在生态系统方面，我们看到所有大型半导体代工厂现在都提供自己的先进封装版本。在许多方面，这为封装社区带来了一股清新的气息，因为使用新的方式为封装设计团队提供参考流程和工艺设计套件 (PDK) 等资产。电子设计自动化 (EDA) 公司目前正在与许多领先的代工厂和外包半导体组装和测试供应商 (OSATS) 合作，开发多芯片封装参考流程和封装组装设计套件 (PADK)。这种额外的基础设施极大地造福了封装设计社区。
chiplet精算师：定量成本模型和多芯片架构探索
尽管摩尔的定律已经统治了半导体的半导体，但人们广泛观察到它，并认识到摩尔的定律变得越来越难以维持。“分别包装的较小功能的整合”被摩尔本人[8]和半导体行业视为扩展。传统的VLSI系统是在整体模具上实现的，也称为芯片系统（SOC）。过去几十年来，工艺技术的稳定增长和死亡区域的稳定增长可以保证晶体管上的晶体管增长。然而，随着过程技术的改进减慢，芯片区域接近光刻标线的极限，晶体管生长将停滞不前[6] [9]。同时，大型芯片意味着更复杂的设计，而差的产量降低了更高的成本。将单片SOC重新分配到几个芯片中可以提高模具的整体产量，从而降低成本。除了产生改善之外，chiplet再利用是多芯片架构的另一个特征。在传统的设计流中，IP或模块重复使用被广泛使用；但是，这种方法仍然需要重复的系统验证和芯片物理设计，这很大程度上是非经常性工程（NRE）成本的很大一部分。因此，Chiplet Reuse可以节省重新验证系统的开销和重新设计芯片物理，可以节省更多的成本。随着许多关于多片的作品的出现，尤其是来自行业的产品[9] [14]，多芯片建筑的经济有效性已成为共识。但是，实际上，我们发现由于包装和模具die（D2D）接口的开销，多芯片系统的成本优势并不容易实现。与SOC相比，在VLSI系统设计的早期阶段，多芯片系统的成本更加困难。不仔细评估，采用多片
3D包装技术受益于经过验证的底填层保护，以确保长期可靠性和绩效
移动和计算技术在过去十年中以加速的速度提高，并通过各种互连解决方案的开发和集成使创新速度。从历史上看，改进形式和功能的最普遍的方法是晶体管缩放，尽管新的性能要求使这项技术变得越来越具有挑战性和昂贵。除了晶体管缩放并达到更高的成本和性能效率外，许多设备设计人员还考虑了新的高级包装技术，以满足提高功能和成本效益的持续需求。现代包装设计包括增加I/O，包装系统，chiplets和更高的互连密度等。随着较新的包装变得越来越薄，更小，具有更大的I/O，以提高功能，从而确保设计的可靠性对于长期性能至关重要。应力管理和结构性凹凸保护是关键因素，因为芯片在较低的硅节点和超低介电层的情况下越来越脆弱。在给定的模具大小上实现较高的功能驱动了几种方法的开发，其中一种是铜（CU）支柱技术。该技术使Cu支柱凸起更高密度，从而增加I/O并利用晶圆功能。但是，与其他具有挑战性的设计一样，CU支柱凸起的音高小于50 µm，狭窄的40 µm键合条间隙使常规的凸起保护方法越来越有问题。传统的毛细血管下填充（CUF），在紧密的尺寸内和周围的流动困难。由于在狭窄空间下清洁的通量清洁也很有挑战性，因此与磁通残基的兼容性兼容是一个日益关注的问题。对于稀薄的晶片，并与硅VIA（TSV）一起死亡，以适应3D堆叠，处理和扭曲控制更具挑战性。借助这种新的技术景观，以及有效保护精致的互连，非导导的糊（NCP）和非导导膜（NCF）（也称为Wafer-papplied underfill（WAUF）） - 材料已成为CU Pillar Pillar pillar pillar和TSV包装的最可靠的底部填充解决方案。NCP和NCF材料都通过热压缩键合提供了出色的凸起垫对齐精度，如下图所示，该图比较了毛细管，糊和膜处理步骤。
可扩展快速光路交换的电路设计
2.1 (a) 垂直 MEMS 耦合器的 (a) 关闭状态和 (b) 开启状态示意图 - 图片取自 [14] (c) MEMS 开关单元的 SEM - 图片取自 [22] . . 7 2.2 MEMS 开关元件的代表性传递函数。 . . . . . . . . . . . . . 8 2.3 (a) 128x128 SiPh MEMS 纵横开关 (b) 4x4 CMOS 高压驱动芯片倒装芯片接合到 SiPh MEMS 芯片的 GDS 屏幕截图。 . . . . . . . . . . . . 9 2.4 (a) SuperSwitch 1 高压驱动芯片的显微照片 (b) 驱动芯片的卡通布局图。 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 2.5 假设采用单个 CMOS 芯片，则激活 128 行中的 1 行的简单原理图。 . 11 2.6 假设采用 4x4 CMOS 芯片阵列，则控制 128x128 开关的原理图。 12 2.7 (a) N c = 1 时第 0 列和第 1 列的逻辑 (b) N c = 2 时第 0 列和第 1 列的逻辑。 13 2.8 (a) 带有用于调试的环回多路复用器的 SuperSwitch1 控制芯片扫描架构的最终原理图。 (b) SuperSwitch1 控制器芯片的最终参数。 . . . . . 14 2.9 (a) SuperSwitch1 高压驱动电路原理图。 (b) 所有电源及其标称值的列表。 . . . . . . ... 19 2.13 (a) HVDD = 70 V、HVSS = 65 V 时所有角的 VSS 电阻 shmoo 图。 (b) 相同图，但 HVDD = 70 V、HVSS = 66 V。 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 2.16 (a) 凸块 CMOS 焊盘的显微照片。(b) Au UBM 和 Au 微凸块的横截面。(c) 使用不同厚度的 UBM 在 SiPh 芯片上补偿 CMOS 焊盘高度差异的键合工艺说明。. . . . . . . . . 22
DoD 微电子：具有异构集成...
关键词：异质集成、微电子、多芯片封装、氮化镓、共封装光学器件摘要 - 美国国防部 (DoD) 需要以可承受的价格获得先进的微电子器件，以提供应对竞争环境中不断演变的威胁所需的性能。这需要采用最先进 (SOTA) 材料、设备和架构的解决方案。多芯片封装 (MCP) 原型利用异质集成来结合最先进的商用数字和射频 (RF) 技术。国防部专用的芯片集成在有保证的组装、封装和测试设施中。对先进 RF 节点和外延材料的投资提供了对毫米波 (mmW) 频谱的卓越访问，而共封装光学器件 (CPO) 则提供了高效的高带宽数据传输。通过协调供应链投资，国防部寻求实现复合半导体和光子学的真正异质集成，以生产高性能收发器和实现国防系统频谱优势所需的其他子系统。引言 国防部研究与工程部副部长办公室 (OUSD(R&E)) 的可信和保证微电子 (T&AM) 计划正在投资美国微电子领域，为我们的经济和国家安全创造更广泛的竞争力。国家安全任务的技术优势取决于新技术的快速发展和转化为能力，速度更快、成本更低、性能更高、安全性更高。作为一项关键的支持技术，微电子技术对于实现几乎所有现代国防系统的创新产品都至关重要。未来的国防系统依赖于敏捷的战术能力，这些能力可以：整合所有领域和电磁频谱的信息，了解作战环境，做出决策，传播信息。微电子技术对于硬件至关重要，它为国防部提供了对抗对手的超强能力，并使美国在全球商业优势和竞争力中占据优势。尽管微电子技术发挥着关键作用，但在商业需求的推动下，制造和创新生态系统正越来越多地向海外转移。美国
晶圆级和面板级封装中的结构化玻璃基板：现状和最新成果
摘要 玻璃可用作面板和/或晶圆级封装的核心基板，以实现日益复杂的封装中芯片和集成无源器件的异构集成。玻璃具有众多优势：玻璃的硬度 (i) 允许制造高精度的堆积层。这些堆积层在尺寸为 50mm x 50mm 及以上的大型芯片上可实现 1 m 及以下的制造精度，这是封装天线 (AiP) 应用和高性能计算 (HPC) 所需的。可以制造具有调整的热膨胀 (CTE) (ii) 的特殊玻璃，可以调整为硅或具有更大的热膨胀，以允许具有环氧树脂模具和金属化堆积层的封装在制造或运行期间承受高热负荷。玻璃还可以通过非常好的介电性能进行优化 (iii)，并可用于封装天线。但最重要的是，经济的玻璃结构技术 (iv) 非常重要，它可以在玻璃面板中提供数百万个通孔和数千个切口，并且正在开发中。 SCHOTT 结构化玻璃产品组合 FLEXINITY ® 及其相关技术为先进封装所需的高度复杂的结构化玻璃基板提供了极好的起点。玻璃面板封装大规模商业化的最大障碍是整个工艺链的工业准备。这是将玻璃面板封装引入 IC 封装、RF-MEMS 封装和医疗诊断等应用所必需的，或者与扇出切口结合，嵌入有源和无源元件。此外，具有良好附着力、优异电气性能和高几何精度的玻璃金属化工艺是重要的一步。在当前的手稿中，我们回顾了现状并讨论了我们为实现面板和晶圆级封装中玻璃的工业准备所做的贡献。关键词玻璃中介层、玻璃封装、异质集成、面板级封装、玻璃通孔、晶圆级封装。
第2章：高性能计算
1。简介：针对高性能计算（HPC）和数据中心市场的异质整合半导体设备的需求始终代表了设备和过程技术中普遍存在的最先进。这些细分市场的需求通常要求达到最高的处理率，最高的沟通速率（低潜伏期和高带宽，通常是同时同时同时使用这些）和最高的能力，并且对包装的极端要求，以满足互连需求和更高的功率散失。这是一种趋势，它很可能会随着HPC系统和数据中心的各种应用而持续，近年来已经出现了。术语chiplet已用于描述与包装中其他此类模具（或chiplets）集成的模具。替代术语dielet也被同义用作chiplet。在本章中，这些术语可互换使用。顺便说一句，值得注意的是，chiplet一词严格意味着不一定独立的功能性芯片的一部分。在使用该术语的方式中，chiplet可以是一个完全运行的模具，例如HBM堆栈或多核CPU。在当前用途时，chiplet一词用于指代术语的严格含义，指代零件或整个功能性芯片。本章合理化了对实现HPC和数据中心市场的系统集成系统集成的明确需求，并确定了潜在的解决方案以及在实现这些SIP时遇到的潜在解决方案以及短期，中期和长期挑战。尽管与过去一样，处理器 - 内存性能差距仍然是整个系统体系结构的关键驱动力，但推动HPC和数据中心市场中异质集成需求的新因素已经出现。这些包括技术局限性，新的和新兴的应用程序以及缩放需求，以克服功率耗散，功率输送和包装IO约束。这些需求及其含义将在下面检查。1.1过去的尺寸限制，技术节点（功能尺寸）一直是特定一代主流CMOS技术的代表，并且在引入后的18至24个月内，新技术超过了最新的技术。近年来，作为特征大小缩减的节点实际上涵盖了几个连续的技术一代，其特征是通过过程优化和电路重新设计在节点内实现的电路元素的缩小尺寸。因此，一个节点已经开始持续数年，但实际上使缩小电路元素的扩展能够继续通过这些创新（称为“超级标准” [BOHR 17]），以相对固定的特征大小。近年来已经成立的共识是使用技术缩放度量指标，该指标代表某些基本电路元素（例如Nand Gates或Scan Flip-Flops [BOHR 17]或其他特定于供应商[LU 17]）的技术规模。使用
ESSCC 2025致电论文
创新和原始论文在主题领域中被征求来，包括（但不限于）：模拟：具有模拟主导创新的电路；放大器，比较器，振荡器，滤纸，参考；非线性模拟电路；数字辅助模拟电路；传感器接口电路； MEMS传感器/执行器接口，低于10nm缩放技术中的模拟电路。数据转换器：nyquist速率和过采样A/D和D/A转换器；嵌入式和应用特异性A/D和D/A转换器；时间数字转换器；创新和新兴转换器体系结构。数字电路，体系结构和系统*：微处理器，微控制器，应用程序处理器，图形处理器，图形处理器，自动化处理器，机器学习（ML）和ARTIIFICIL（MORIFIFIFICERCENCES（SOCIC）和ARIFIFIFIFIFICENCESS（MOR）和ARIFIFIFIFIFIFICENCESS（MIC）和ARSIECENCES（MONIFICENCESS（a），数字电路，体系结构和系统*：数字电路，架构，构件，构件和完整系统（单片，chiplets，2.5D和3D）用于通信，视频和多媒体，退火，优化问题解决，重新选择系统的数字系统和加速器，接近和子阈值系统以及新兴应用程序。用于芯片内通信，时钟分布，软校园和耐变性设计的数字电路，电源管理（例如电压调节器，适应性数字电路，数字传感器）和数字时钟电路（例如，PLL，PLL，DLL，DLL）用于处理器。数字ML/AI系统和电路，包括新的ML模型，例如变形金刚，图形和尖峰神经网络以及超维计算的新型ML模型，包括近存储器和内存计算以及硬件优化。成像仪，医疗和显示：图像传感器；视觉传感器和基于事件的视觉传感器；汽车，LIDAR；超声和医学成像；可穿戴，可植入的，可耐用的设备；生物医学传感器和SOC，神经界面和闭环系统；医疗设备；微阵列；身体区域网络和身体耦合沟通；用于医疗和成像应用的机器学习和边缘计算；显示驱动程序，触摸感应；触觉显示； AR/VR的交互式显示和传感技术。内存：独立和嵌入式应用程序的静态，动态和非易失性记忆；内存/SSD控制器；高带宽I/O界面的回忆；基于相变，磁性，自旋转移扭矩，铁电和电阻材料的记忆；阵列体系结构和电路，以改善低压操作，降低功率，可靠性，提高性能和容错性；存储子系统中的应用特异性电路增强，用于AI或其他应用程序的内存计数或接近内存计算宏。电源管理：电源管理，电力传递和控制电路；使用电感，电容和混合技术进行切换模式转换器IC； LDO/线性调节器；门司机；宽带gap（gan/sic）;隔离和无线电源转换器；信封供应调节器；能源收集电路和系统；适用于汽车和其他恶劣环境的强大电源管理电路； LED驱动程序。RF电路和无线系统**：RF，MM-WAVE和THZ频率的完整解决方案和构件，用于接收器，发射机，频率合成器，RF滤波器，收发器，SOCS和无线sips，并结合了多个chiplets。创新电路，系统，设计技术，异质包装解决方案等。用于已建立的无线标准以及未来的系统或新颖的应用，例如传感，雷达和成像，以及那些提高光谱和能量效率的应用程序。安全性：芯片展示加密加速器（例如，加密，轻度加密，Quantum Crypto，Quantum Crypto，隐私保护计算，区块链），智能卡安全性，可信赖/确定计算，确定性计算，安全循环（例如，安全循环，pufs，pufs，trngs，trngs，trngs，trngs offirention offertion offertion攻击），越来越多的攻击性攻击），该攻击性攻击性攻击性，并构成了攻击），该攻击性攻击性，越来越多的攻击），互联网和指示，攻击性，并构成了攻击），该攻击性攻击性，互联网和指标，互联网和指示，攻击性，互联网和指示。对于资源受限的系统，安全的微处理器，安全的记忆，模拟/混合信号电路安全性（例如，安全的ADC/DAC，RF，传感器），安全供应链（例如，硬件Trojan对策，可信赖的微电子电源），具有/核心技术的安全性和核心电路技术的安全性，以供型号/核心循环技术。技术方向：在各个领域的新兴和新颖的IC，系统和设备解决方案，例如集成光子学，硅电子 - 光子学集成；计量，传感，计算等量子设备。;灵活，可拉伸，可折叠，可打印和3D电子系统；细胞和分子靶标的生物医学传感器；无线功率传递距离（例如，RF和MM波，光学，超声波）；用于空间应用和其他恶劣环境的IC；非电视计算和机器学习的新颖平台；集成的元物质，替代设备平台中的电路（例如碳，有机，超导体，自旋等）。有线：电线系统的接收器/发射机/收发器，包括背板收发器，铜钟链接，芯片到芯片通信，2.5/3D互连，芯片/包装链接，包装链接，高速接口，用于内存；光学链路和硅光子学；探索性I/O电路，用于提高数据速率，带宽密度，功率效率，均衡，稳健性，适应能力和设计方法；有线收发器的构建块（包括但不限于AGC，模拟前端，ADC/DAC/DSP，TIAS，TIAS，均衡器，时钟生成和分配电路，包括PLL/DLLS，时钟恢复，线驱动程序，驱动器和混合动力车）。
第2章：高性能计算和数据中心
1。简介：针对高性能计算（HPC）和数据中心市场的异质整合半导体设备的需求始终代表了设备和过程技术中普遍存在的最先进。这些细分市场的需求通常要求达到最高的处理率，最高的沟通速率（低潜伏期和高带宽，通常是同时同时同时使用这些）和最高的能力，并且对包装的极端要求，以满足互连需求和更高的功率散失。这是一种趋势，它很可能会随着HPC系统和数据中心的各种应用而持续，近年来已经出现了。本章合理化了对实现HPC和数据中心市场的系统集成系统集成的明确需求，并确定了潜在的解决方案以及在实现这些SIP时遇到的潜在解决方案以及短期，中期和长期挑战。异质系统集成使用多个模具及其互连实现了SIP。术语chiplet已用于描述与包装中其他此类模具（或chiplets）集成的模具。替代术语dielet也被同义用作chiplet。在本章中，这些术语可互换使用。顺便说一句，值得注意的是，chiplet一词严格意味着不一定独立的功能性芯片的一部分。在使用该术语的方式中，chiplet可以是一个完全运行的模具，例如HBM堆栈或多核CPU。在当前用途时，chiplet一词用于指代术语的严格含义，指代零件或整个功能性芯片。尽管与过去一样，处理器内存性能差距仍然是整个系统体系结构的关键驱动力，但推动HPC和数据中心市场中异质集成需求的新因素已经出现。这些包括技术局限性，新的和新兴的应用程序以及缩放需求，以克服功率耗散，功率输送和包装IO约束。这些需求及其含义将在下面检查。1.1过去的尺寸限制，技术节点（功能尺寸）一直是特定一代主流CMOS技术的代表，并且在引入后的18至24个月内，新技术超过了最新的技术。近年来，随着特征大小的缩减，一个节点实际上涵盖了几个连续的技术一代，这些技术是通过过程优化和电路重新设计在节点内实现的电路元素的缩小尺寸的特征。因此，一个节点已经开始持续数年，但实际上使缩小电路元素的扩展能够继续通过这些创新（称为“超级标准” [BOHR 17]），以相对固定的特征大小。近年来已经成立的共识是使用技术缩放度量指标，该指标代表某些基本电路元素（例如Nand Gates或Scan Flip-Flops [BOHR 17]或其他特定于供应商[LU 17]）的技术规模。在使用高度尺度的情况下，必须将经典生成边界重新定义为最多的