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World File Search System工作频率
采用脊基片集成波导的宽阻带 220 至 330 GHz 歧管三工器
摘要 — 本文报道了一种三通道、非连续、流形多路复用器，工作频率为 220 至 330 GHz，工作带宽为 40%。该结构采用一组脊状基片集成波导 (SIW) 进行设计和实现。与传统 SIW 设计相比，脊状 SIW 提高了阻带带宽，并将整体结构尺寸缩小了 35%。三工器采用英特尔开发的有机封装基板技术，具有四层厚铜金属层和连续沟槽通孔代替标准通孔围栏，可显著降低脊状 SIW 波导的欧姆损耗。在三工器结构的开发中采用了电磁电路建模和协同设计技术。使用带状毫米波晶圆探测测量制造的三工器，通带中的插入损耗为 3 ∼ 7 dB，每个通道滤波器的平均回波损耗优于 10 dB。测得的三个通道的阻带衰减均优于 27 dB。
基于动态差分信号的逻辑系列，用于稳健的超低功耗近阈值计算
本文提出并评估了用于近阈值计算 (NTC) 的新型电路拓扑。采用 130 nm 技术开发了三种独立的动态差分信号逻辑 (DDSL) 系列，工作电压为 400 mV 和 450 mV。所提出的逻辑系列优于为近阈值实现的当代 CMOS 和电流模式逻辑 (CML) 电路。DDSL 系列被描述为动态电流模式逻辑 (DCML)、锁存 DCML (LDCML) 和动态反馈电流模式逻辑 (DFCML)。通过实现布尔函数和 4 × 4 位阵列乘法器进行仿真和分析。在 450 mV 电源电压下，4 × 4 DFCML 乘法器的总功率降低至 0.95 × 和 0.009 × ，而与 CMOS 和 CML 乘法器相比，最大工作频率分别提高了 1.4 × 和 1.12 ×。与 CMOS 乘法器相比，DCML 乘法器的功耗为 1.48 倍，同时 f max 提高了 1.65 倍。使用开发的动态逻辑系列实现的四个反相器链的能量延迟积 (EDP) 分别为 CMOS 和 CML 实现的 0.27 倍和 0.016 倍。同样使用反相器链评估的 DFCML 和 LDCML 的平均噪声裕度至少比 CMOS 大 2.5 倍。
带有FPGA的串行外围接口核心的设计和仿真...
摘要 — 本文介绍了带有高级外设总线 (APB) 接口的串行外设接口 (SPI) IP 核的模型和设计。SPI 是摩托罗拉开发的一种串行通信总线串行协议，已成为事实上的标准。一个系统可以有多个集成电路从机，但在任何给定时间只能有一个主机。因此，在本研究中，SPI 由 Verilog 代码建模，并在设计的早期阶段使用 ModelSim 和 Quartus Prime Lite Edition 16.0 进行仿真和综合。而 Synopsys Tools 即设计编译器被用作设计的主要综合。SPI 接口设计用于从单个从机发送或接收数据，高效的 APB-SPI 控制器具有灵活的数据宽度和频率，最高频率为 16 MHz。SPI 的模式在本研究中也发挥着作用，该协议可以运行四种模式，对应四种可能的时钟配置。结果表明，SPI 核心已成功建模为模式 0、1、2 和 3。此外，这些模式的模拟最大工作频率为 16 MHz，并且在所有四种时钟模式下都具有灵活性。本工作的 ASIC 设计采用 Silterra 0.18μm CMOS 工艺，消耗 27750 μm 2 和 47.12μW。
Fetch AZA – 自校准底部压力记录仪
特性 类型 8306 深度额定值 3,000 m 工作频率 MF (20–34 kHz) 换能器波束形状 定向/全向 发射源级别 (dB re 1 µPa @ 1 m) 190–202/187–196 dB 接收灵敏度 (dB re 1 µPa) <85 dB 通信 声学调制解调器和蓝牙无线 电池寿命 (锂电池) 典型 10 年，(504 Ah) (取决于传感器和采样间隔) 机械结构 玻璃球、双层不锈钢防护罩、PVC 外壳和钛合金端口 工作温度 -5 至 +35°C 存储温度 带电池 0 至 +30°C 不带电池 -5 至 +35°C 重量 带支架 145 kg 不带支架 62 kg 水中重量 带支架 830 N 不带支架 25 N (负浮力) 传感器和选项 AZA 现场自校准机制 标准 高精度温度传感器(±0.015°C) 标准 传递压力传感器 石英, (±0.01%) 标准 第二石英 选配 环境压力传感器 应变计, (±0.01%) 标准 应变计, (±0.19%) 选配 低量程压力传感器 (应变计, 2 bar (±0.01%)) 标准 声速传感器 校准条件下精度为 ±0.02 m/s
使用Josephson Parametric Oscilla
根据摩尔定律，该定律指出，芯片上晶体管的数量每18个月增加一倍[1]，包括CPU在内的通用处理器的性能每年都有改善，而其价格和电力的征服量已减少。工作频率和单线程处理性能几乎已经达到了限制，这主要是由于功耗限制。这些约束导致了多核处理器的开发，其速度也受到依次执行程序的数量的限制。因此，加速度在正确的位置（例如GPU）使用了专门的体系结构。尽管GPU无法执行像CPU这样的通用目的处理，但它们可以执行大量的平行简单操作，这对于Ma-Chine学习非常有用。量子计算机已将注意力吸引为一种专业的结构，因为它们能够解决使用常规计算机困难的问题的能力。与常规计算机相比，信息处理单元（位）采用两个状态，即0或1，一个量子组合由量子位（Qubits）组成，可以将其叠加为0和1状态。这些计算机可以利用量子力学的特征性能，例如状态，量子隧道和量子纠缠的叠加。量子计算机可以大致分为两类：基于门的量子计算机[2]和量子退火器[3]。基于门的量子计算机可以非常快速地计算特定问题 -
自动化 RF PA 设备制造以加速 5G...
在5G时代之前，硅基横向双扩散金属氧化物半导体（Si-LDMOS）是4G LTE射频功率放大器市场的主流方案，目前已基本成为主流，技术成熟度较高。传统Si-LDMOS在3.5GHz以下频率表现良好，但无法满足5G应用对更高频率的要求。砷化镓（GaAs）应用工作频率主要在8GHz以内，适用于5G基站的中低功率器件。在高功率射频应用中，氮化镓（GaN）优势明显，是5G宏站的必备材料。GaAs和GaN凭借更优的功率系统效率、性能和成本，有望取代硅成为功率开关技术的支柱。作为宽带隙（WBG）半导体材料，GaAs和GaN器件的效率均高于Si。 GaAs/GaN 器件正在取代 5G 基站、雷达和航空电子设备以及其他宽带应用中的 Si-LDMOS 器件。在未来的网络设计中，由于物理特性的限制，GaAs/GaN 和其他 WBG 材料将取代大多数现有的 Si-LDMOS 器件 [1]。一般来说，5G 基站将采用基于 GaAs/GaN 的 PA 来实现更高的频率，而 Si-LDMOS 仍将只是其中的一部分，用于较低频率
用于大气的 2 THz 全固态接收器设计...
与小型SAT兼容的系统为4千克质量，10U体积和15W以下的功率。这将通过在Terahertz频率上工作的基于Schottky的杂尼光谱仪来解决这一问题，并在室温下以较大的瞬时带宽和高光谱分辨率进行操作。在保持最先进的性能的同时，满足所有条件的两个主要关键系统参数包括：1）混合器的配置，其外在层定义，匹配的传输线和外壳，2）本地振荡器子系统部分及其校准。表I为当前的设计工作提供了上下文。最佳记录的系统[2]和[3]使用基本平衡的混合器，分别在2 THz处使用5 MW和10-12 MW的局部振荡器功率，可舒适地由二氧化碳泵送的甲醇气体激光器提供。基本混合器的选择是合理的，因为它们在理论上可以比次谐波混合器达到更好的噪声性能[4]。但是，亚谐波拓扑通过将其工作频率降低了两个，从而放松了局部振荡器（LO）源。此配置还避免了使用宽敞的二氧化碳激光器的要求，该激光器远非满足质量/音量/功率标准，并且无法通过Schottky Local振荡器源可以轻松实现光谱可调性[5] [6]。提议的接收器利用了混合器的平面Schottky二极管，并乘以LO。
利用约瑟夫森量子退火炉的开发...
按照摩尔定律（芯片上晶体管的数量每 18 个月就会翻一番 [1]），包括 CPU 在内的通用处理器的性能每年都在提高，而价格和功耗却在下降。由于功耗限制，工作频率和单线程处理性能已几乎达到极限。这些限制导致了多核处理器的发展，而多核处理器的加速也受到顺序执行的程序数量的限制。因此，加速已在适当的地方利用了专门的架构，例如 GPU。虽然 GPU 不能像 CPU 那样执行通用处理，但它们可以执行大量并行简单操作，这对机器学习非常有用。量子计算机作为一种专门的架构，因其能够解决传统计算机难以解决的问题而备受关注。传统计算机的信息处理单元（比特）只有 0 或 1 两种状态，而量子计算机则由可以叠加 0 和 1 状态的量子比特（量子位）组成。这些计算机可以利用量子力学的特性，例如状态叠加、量子隧穿和量子纠缠。量子计算机大致可分为两类：基于门的量子计算机 [2] 和量子退火机 [3]。基于门的量子计算机可以利用量子比特状态叠加（2 个 𝑛 量子比特的状态）之间的干涉效应极快地计算特定问题，并且向上兼容
适用于汽车雷达传感器的 28 nm FD-SOI CMOS 技术的 40 GHz VCO 和分频器
摘要：本文介绍了一种 40 GHz 压控振荡器 (VCO) 和分频器链，采用意法半导体 28 nm 超薄体盒 (UTBB) 全耗尽绝缘体上硅 (FD-SOI) 互补金属氧化物半导体 (CMOS) 工艺制造，具有八层金属后道工艺 (BEOL) 选项。VCO 架构基于带有 p 型金属氧化物半导体 (PMOS) 交叉耦合晶体管的 LC 谐振腔。VCO 通过利用可通过单个控制位选择的两个连续频率调谐带，展现出 3.5 GHz 的调谐范围 (TR)。在 38 GHz 载波频率下测得的相位噪声 (PN) 分别为 - 94.3 和 - 118 dBc/Hz（频率偏移为 1 和 10 MHz）。高频分频器（频率从 40 GHz 到 5 GHz）采用三个静态 CMOS 电流模式逻辑 (CML) 主从 D 型触发器级制成。整个分频器因子为 2048。低频分频器采用工作频率为 5 GHz 的 CMOS 触发器架构。VCO 核心和分频器链的功耗分别为 18 和 27.8 mW（电源电压为 1.8 和 1 V）。使用热室在三个结温（即 − 40、25 和 125 ◦ C）下验证了电路的功能和性能。
RISC-V 处理器中的 CSD 驱动加速
摘要。本文介绍了一种可综合的 µ 架构设计方法，通过在处理器流水线内的执行阶段利用规范有符号数字 (CSD) 表示来提高给定 RISC-V 处理器架构的性能。CSD 是一种独特的三进制数系统，无论字长 N 是多少，都可以在常数时间 O (1) 内实现无进位/无借位加法/减法。CSD 扩展以 Potato 处理器为例进行了演示，这是一种简单的 RISC-V FPGA 实现。但是，该方法原则上也可以应用于其他实现。我们通过 CSD 实现的性能提升需要二进制和 CSD 表示之间的转换开销。该开销通过扩展到七级流水线架构来补偿，该架构具有三步执行阶段，可提高吞吐量和工作频率并实现循环展开，这在具有连续计算的应用中尤其有利，例如信号处理。根据实验结果，我们将基于 CSD 的三元解决方案与原始实现进行了比较，后者使用通常的纯二进制数表示操作数。与 FPGA 上的原始 RISC-V 处理器相比，我们的方法实现了 2.41 倍的运行频率提升，其中超过 20% 的增益归功于 CSD 编码。对于计算密集型基准测试应用程序，这种增强使吞吐量提高了 2.40 倍，执行时间缩短了 2.37 倍。