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使用逻辑交叉的量子蜂窝自动机中的多端口内存设计
摘要：内存及其数据通信在决定处理器的性能中起着至关重要的作用。为了获得高性能计算机，内存访问必须同样更快。在本文中，使用Set/Reset的双端口存储器是使用量子点蜂窝自动机（QCA）中的多数选民设计的。双端口存储器由基本功能块组成，例如2至4解码器，控制逻辑块（CLB），地址检查器块（ACB），内存单元格（MC），数据路由器块和输入/输出块。这些功能单位是使用三输入多数选民构建的。QCA是纳米级数字组件设计的最新技术之一。在qcadesigner 2.0.3中已经模拟和验证了双端口存储器的功能。一种称为逻辑交叉的新型跨界方法用于改善拟议设计的面积。逻辑交叉在适当的时钟区域分配的支持下进行数据传输。基于逻辑交叉的QCA布局是根据细胞计数和数量的数量来优化的。据观察，分别是29.81％，18.27％，8.32％，11.57％和3.69％是解码器，ACB，CLB，数据路由器和存储单元中细胞数量的改善百分比。另外，在解码器，ACB，CLB，数据路由器和存储器单元的区域中，可实现25.71％，16.83％，8.62％，4.74％和3.73％的改进。除了提出的使用逻辑交叉的提议的双端口存储器外，该区域的改善增长了8.26％；由于其构建所需的细胞数量减少了8.65％，因此这可能是可能的。此外，使用RCViewer+工具获得了RAM的量子电路。量子成本，恒定输入，门的数量，垃圾输出和总成本分别为285、67、57、50和516。
高速率、高分辨率单光子 X 射线成像
在过去的二十年中，Medipix 已建立了四个连续的合作项目。这些合作旨在利用从高能物理学进步中获得的知识来开发尖端的混合像素探测器，从而能够精确探测每个事件中的单个 X 射线光子或粒子[1]。这些技术在多个科学领域有广泛的应用，包括医学成像、同步加速器 X 射线相机、基于 X 射线的材料分析、电子显微镜等。首先，Medipix1 芯片演示了在 170 µ m 像素间距内单光子计数架构的原理，并展示了通过使用脉冲处理前端在将检测阈值设置在远高于背景噪声水平的情况下实现无噪声 X 射线成像的可行性[2]。Medipix2 通过使用每像素双阈值证明了在 55 µ m 紧凑像素间距下进行光谱成像的可行性[3]。然而，由于电荷收集过程中的扩散以及高 Z 材料中的荧光光子，像素尺寸的减小导致像素间出现严重的电荷共享 [4,5]。随着 Medipix3RX 的推出，读出电子器件从单光子计数转变为单光子处理架构。一种直接在 55 µ m 像素上实施像素间算法的新方案消除了电荷扩散产生的能谱畸变 [6,7]。Medipix3RX 还引入了将 4 个像素中的 1 个连接到像素间距为 110 µ m 的传感器的选项。尽管如此，Medipix3RX 探测器只能在三侧邻接，因为芯片的一侧保留用于控制逻辑和 I/O。这使连续大面积探测器的实现变得复杂。本文介绍的 Medipix4 延续了 Timepix4 芯片的进步，使专用集成电路 (ASIC) 能够沿四侧覆盖，同时将死区降至最低 [8]。医学 X 射线计算机断层扫描 (CT) 和 X 射线成像的另一个限制因素是脉冲堆积，这是由于
2024 Jinst 19 P02024
在过去的二十年中，已经建立了4个连续的Medipix合作。这些合作旨在利用从高能物理学的进步中获取的知识来开发尖端的混合像素探测器，从而使个人X射线光子或颗粒的精确检测[1]。这些技术在科学领域中具有多种应用，包括医学成像，同步性X射线摄像机，基于X射线的材料分析，电子显微镜等。首先，Medipix1芯片在170μm的像素螺距中展示了单个光子计数体系结构的原理，并通过使用脉冲处理前端展示了X射线成像无噪声的可行性，同时将检测阈值设置为高于背景噪声的水平[2]。medipix2通过使用每个像素的双阈值[3]，用紧凑的像素螺距的光谱成像证明了光谱成像的可行性。然而，缩小的像素尺寸导致像素在电荷收集期间扩散和高Z材料中的荧光光子之间的显着电荷分布[4，5]。随着Medipix3Rx的引入，读出电子设备从单个光子计数到单个光子加工体系结构进行了过渡。一种新的方案，直接在55μm像素上实现像素间算法，消除了电荷扩散产生的能谱失真[6，7]。Medipix3rx还引入了将一个像素中的一个像素连接到具有110μm像素螺距的传感器的选项。这使实现连续的大区域检测器的实现复杂化。尽管如此，由于芯片的一侧保留用于控制逻辑和IO，因此只能在三个侧伸入Medipix3Rx检测器。本文介绍的MEDIPIX4遵循TimePix4芯片的进步，并使特定于应用的集成电路（ASIC）沿所有四个侧面耕种，而死区则最小[8]。医学X射线计算机断层扫描（CT）和X射线成像中的另一个约束是由脉冲堆积产生的，这归因于计数系统的固有死亡时间[9]。一些最近的光子计数检测器已经开始开发像素方案，以补偿这种效果并在使用单色源时增加计数速率的性能[10-12]。
实现 PROMISE，可编程混合信号 ASIC 电子框架
B. 非易失性存储器 IP 非易失性存储器 (NVM) 宏广泛用于数字电路中，用于存储指令、用户数据或任何配置数据。在 PROMISE 中，NVM 宏保存用户定义的 FPGA 配置数据。FPGA 由多个 LUT 实例组成。一般来说，每个 LUT 都有配置信号，这些信号定义 LUT 执行的逻辑功能。同时，这些配置信号的集合定义了 FPGA 的特定用户功能。在 PROMISE FPGA 中，配置数据在通电时从 NVM 上传到 LUT 寄存器。显然，NVM 的数据容量等于 FPGA 配置信号的数量加上辐射加固技术所需的冗余位。在 PROMISE 中设计的 NVM 宏基于 180 nm HV CMOS 工艺中提供的 E2PROM 类型的 SONOS 单元。该单元有望提供令人满意的抗 TID 效应鲁棒性。E2PROM 类型的写入/擦除操作提供可靠的数据保留参数。单元耐久性（擦除/写入周期数）比 FLASH 单元类型差，但目标应用不需要高耐久性。通过使用标准 DARE RH 缓解方法，NVM 内存可抵御 SEL 和 SEU/SET。除此之外，还实施了具有单纠错双错检测 (SECDED) 功能的纠错码 (ECC) 作为 SEU 缓解方法。ECC 还提高了 NVM 的一般读取稳健性，因此在太空应用中非常需要。[3] 中详细描述了不同类型的纠错码。因此，NVM 宏将用作坚固且抗辐射的数据存储 IP。NVM 宏具有 344 kbits 用户数据容量，并由 32 位数据字组成，其中 24 位为用户数据，8 位为 ECC。它分为 2 个 32x22 页的存储体。每页包含 8 个字。内存组织参数在表 II 中提供。 NVM 具有标准同步并行用户界面，可简化读取操作。NVM 具有内置电荷泵以及所有控制逻辑，可根据用户指令执行擦除/写入操作。NVM 宏中实现了各种测试模式，以支持生产测试流程。断电模式是另一个内存功能，它
33.2 低于 1µJ/级的耳机集成思维意象和……
33.2 一款低于 1 µ J/级的集成思维意象与控制 SoC，适用于 VR/MR 应用，具有师生 CNN 和通用指令集架构 Zhiwei Zhong*、Yijie Wei*、Lance Christopher Go、Jie Gu 西北大学，伊利诺伊州埃文斯顿 * 同等署名作者 (ECA) 虚拟现实 (VR) 和混合现实 (MR) 系统，例如 Meta Quest 和 Apple Vision Pro，最近在消费电子产品中引起了极大的兴趣，在游戏、社交网络、劳动力援助、在线购物等元宇宙中掀起了新一波发展浪潮。AI 计算和多模块人类活动跟踪和控制方面的强大技术创新已经产生了身临其境的虚拟现实用户体验。然而，大多数现有的 VR 耳机仅依靠传统的操纵杆或基于摄像头的用户手势进行输入控制和人体跟踪，缺少一个重要的信息来源，即大脑活动。因此，人们对将脑机接口 (BMI) 整合到 VR/MR 系统中以供消费者和临床应用的兴趣日益浓厚 [1]。如图 33.2.1 所示，现有的集成 EEG 通道的 VR/MR 系统通常由 VR 耳机、16/32 通道 EEG 帽、神经记录模拟前端和用于信号分类的 PC 组成。此类系统的主要缺点包括：（1）佩戴麻烦且用户外观不佳，（2）缺乏低延迟操作的现场计算支持，（3）无法根据大脑活动进行实时思维意象控制和反馈，（4）由于 AI 分类导致的功耗高。为了克服这些挑战，这项工作引入了一种思维意象设备，该设备集成到现有的 VR 耳机中，而无需为 VR/MR 系统的思维控制 BMI 增加额外的佩戴负担。本研究的贡献包括：（1）支持 VR/MR 系统现场心智意象控制的 SoC，（2）与现有 VR 耳机无缝集成并优化 EEG 通道选择，以提高用户接受度和体验，（3）具有灵活数据流的通用指令集架构 (ISA)，支持广泛的心智意象操作，（4）混淆矩阵引导的师生 CNN 方案，可在 AI 操作期间节省电量，（5）EEG 信号的稀疏性增强以降低能耗。制造了 65nm SoC 测试芯片，并在各种基于心智意象的 VR 控制上进行了现场演示。虽然先前的研究涉及基于 EEG 的癫痫检测或类似的生物医学应用 [2-6]，但本研究专注于 VR/MR 环境中的新兴 BMI。得益于低功耗特性和设计的系统级优化，SoC 的数字核心在计算密集型 CNN 操作中实现了 <1μJ/类的能耗。图 33.2.2 显示了 EEG 通道选择和集成到 Meta Quest 2 VR 耳机中，在准确性和用户便利性之间进行了权衡。为了支持各种思维意象任务，8 个 EEG 通道 T3、T5、O1、O2、T6、T4、PZ、和 CZ 被选中并巧妙地融入头带以保持用户的美感。不同的心理任务会激活八个选定通道的子集，例如用于心理意象的 T3/T5/CZ/T4/T6、用于情感（例如情绪）监测的 T5/CZ 或用于稳态视觉诱发电位 (SSVEP) 的 O1/O2/PZ。通道的减少导致三个主要任务的平均准确率略有下降（从 90.4% 下降到 85.2%），但显着提高了用户体验和可用性。带有生理盐水的商用 Hydro-link 电极用于通过头带上的预切孔捕获 EEG 信号。图 33.2.2 还显示了完全集成 SoC 的顶层图。多达 16 个可编程通道的 AFE 用于信号采集和数字化。 AFE 的每个通道包括一个增益为 45 至 72 dB、带宽为 0.05 至 400 Hz 的两级斩波放大器、一个转折频率为 60 Hz 的低通滤波器和一个工作频率为 128 Hz 至 10 kHz 的 8b SAR ADC。用于集成 AI 操作的数字核心包括一个 8×10 处理单元 (PE) 阵列、控制逻辑和相关存储库。带有专门开发的 ISA 的指令存储器为芯片的操作提供全局控制，以支持一系列思维意象任务。实时分类的大脑状态和思维控制命令通过外部蓝牙模块传输到 VR 耳机，以控制 VR 场景。虽然大多数现有研究仅关注固定数据流 [4] 和 CNN 模型 [2,3]，但需要高度灵活的计算架构来支持各种思维意象任务。图 33.2.3 显示了专门开发的通用 ISA，用于数据流控制、模型配置、通道选择等。128b 的超宽 ISA 命令用于监督各种计算任务，例如 IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有很高的硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏性设置等）也集成到 ISA 中，以便高效地调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。 CNN、FC、DFT 和 IIR 滤波操作可以通过在不同数据流中重复使用相同的 PE 阵列来执行，例如，Conv 层的权重固定，或 FC 层和 DFT 的输出固定。与使用大量流水线触发器的传统脉动阵列不同，此设计有意移除了大部分或 O1/O2/PZ 用于稳态视觉诱发电位 (SSVEP)。通道数的减少导致三个主要任务的平均准确度略有下降（从 90.4% 降至 85.2%），但显著提高了用户体验和可用性。使用带有生理盐水的商用 Hydro-link 电极通过头带上的预切孔捕获 EEG 信号。图 33.2.2 还显示了完全集成 SoC 的顶层图。最多 16 个可编程 AFE 通道用于信号采集和数字化。AFE 的每个通道包括一个增益为 45 至 72dB 和带宽为 0.05 至 400Hz 的两级斩波放大器、一个转折频率为 60Hz 的低通滤波器和一个工作频率为 128Hz 至 10kHz 的 8b SAR ADC。集成 AI 操作的数字核心包括 8×10 处理单元 (PE) 阵列、控制逻辑和相关存储库。带有专门开发的 ISA 的指令存储器为芯片的操作提供全局控制，以支持一系列思维想象任务。实时分类的大脑状态和思维控制命令通过外部蓝牙模块传输到 VR 耳机，以控制 VR 场景。虽然大多数现有工作仅关注固定数据流 [4] 和 CNN 模型 [2,3]，但需要高度灵活的计算架构来支持各种思维想象任务。图 33.2.3 显示了专门开发的用于数据流控制、模型配置、通道选择等的通用 ISA。128b 的超宽 ISA 命令用于监督各种计算任务，例如 IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有高硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏度设置等）也集成到 ISA 中，以便高效地调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。CNN、FC、DFT 和 IIR 滤波操作可以通过在不同数据流中重复使用相同的 PE 阵列来执行，例如，Conv 层的权重固定，或 FC 层和 DFT 的输出固定。与使用大量流水线触发器的传统收缩阵列不同，此设计有意消除了大部分或 O1/O2/PZ 用于稳态视觉诱发电位 (SSVEP)。通道数的减少导致三个主要任务的平均准确度略有下降（从 90.4% 降至 85.2%），但显著提高了用户体验和可用性。使用带有生理盐水的商用 Hydro-link 电极通过头带上的预切孔捕获 EEG 信号。图 33.2.2 还显示了完全集成 SoC 的顶层图。最多 16 个可编程 AFE 通道用于信号采集和数字化。AFE 的每个通道包括一个增益为 45 至 72dB 和带宽为 0.05 至 400Hz 的两级斩波放大器、一个转折频率为 60Hz 的低通滤波器和一个工作频率为 128Hz 至 10kHz 的 8b SAR ADC。集成 AI 操作的数字核心包括 8×10 处理单元 (PE) 阵列、控制逻辑和相关存储库。带有专门开发的 ISA 的指令存储器为芯片的操作提供全局控制，以支持一系列思维想象任务。实时分类的大脑状态和思维控制命令通过外部蓝牙模块传输到 VR 耳机，以控制 VR 场景。虽然大多数现有工作仅关注固定数据流 [4] 和 CNN 模型 [2,3]，但需要高度灵活的计算架构来支持各种思维想象任务。图 33.2.3 显示了专门开发的用于数据流控制、模型配置、通道选择等的通用 ISA。128b 的超宽 ISA 命令用于监督各种计算任务，例如 IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有高硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏度设置等）也集成到 ISA 中，以便高效地调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。CNN、FC、DFT 和 IIR 滤波操作可以通过在不同数据流中重复使用相同的 PE 阵列来执行，例如，Conv 层的权重固定，或 FC 层和 DFT 的输出固定。与使用大量流水线触发器的传统收缩阵列不同，此设计有意消除了大部分AFE 的每个通道包括一个增益为 45 至 72 dB、带宽为 0.05 至 400 Hz 的两级斩波放大器、一个转折频率为 60 Hz 的低通滤波器和一个工作频率为 128 Hz 至 10 kHz 的 8b SAR ADC。用于集成 AI 操作的数字核心包括一个 8×10 处理单元 (PE) 阵列、控制逻辑和相关存储库。带有专门开发的 ISA 的指令存储器为芯片的操作提供全局控制，以支持一系列思维意象任务。实时分类的大脑状态和思维控制命令通过外部蓝牙模块传输到 VR 耳机，以控制 VR 场景。虽然大多数现有研究仅关注固定数据流 [4] 和 CNN 模型 [2,3]，但需要高度灵活的计算架构来支持各种思维意象任务。图 33.2.3 显示了专门开发的通用 ISA，用于数据流控制、模型配置、通道选择等。128b 的超宽 ISA 命令用于监督各种计算任务，例如 IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有很高的硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏性设置等）也集成到 ISA 中，以便高效地调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。 CNN、FC、DFT 和 IIR 滤波操作可以通过在不同数据流中重复使用相同的 PE 阵列来执行，例如，Conv 层的权重固定，或 FC 层和 DFT 的输出固定。与使用大量流水线触发器的传统脉动阵列不同，此设计有意移除了大部分AFE 的每个通道包括一个增益为 45 至 72 dB、带宽为 0.05 至 400 Hz 的两级斩波放大器、一个转折频率为 60 Hz 的低通滤波器和一个工作频率为 128 Hz 至 10 kHz 的 8b SAR ADC。用于集成 AI 操作的数字核心包括一个 8×10 处理单元 (PE) 阵列、控制逻辑和相关存储库。带有专门开发的 ISA 的指令存储器为芯片的操作提供全局控制，以支持一系列思维意象任务。实时分类的大脑状态和思维控制命令通过外部蓝牙模块传输到 VR 耳机，以控制 VR 场景。虽然大多数现有研究仅关注固定数据流 [4] 和 CNN 模型 [2,3]，但需要高度灵活的计算架构来支持各种思维意象任务。图 33.2.3 显示了专门开发的通用 ISA，用于数据流控制、模型配置、通道选择等。128b 的超宽 ISA 命令用于监督各种计算任务，例如 IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有很高的硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏性设置等）也集成到 ISA 中，以便高效地调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。 CNN、FC、DFT 和 IIR 滤波操作可以通过在不同数据流中重复使用相同的 PE 阵列来执行，例如，Conv 层的权重固定，或 FC 层和 DFT 的输出固定。与使用大量流水线触发器的传统脉动阵列不同，此设计有意移除了大部分IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有很高的硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏度设置等）也集成到 ISA 中，以便高效调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。可以通过在不同数据流中重用相同的 PE 阵列来专门执行 CNN、FC、DFT 和 IIR 滤波操作，例如，Conv 层的权重平稳，或 FC 层和 DFT 的输出平稳。与传统的脉动阵列不同，该设计特意移除了大部分IIR 滤波器、卷积 (Conv) 层、离散傅里叶变换 (DFT) 和全连接 (FC) 层，具有很高的硬件效率。为了支持不断变化的 AI 模型，每个子任务的配置（例如内核数量、层数、分支目标地址 (BTA)、稀疏度设置等）也集成到 ISA 中，以便高效调度和执行不同的任务。图 33.2.3 还显示了数字神经处理器的详细架构。8×10 PE 阵列可以灵活地按行或列打开或关闭。可以通过在不同数据流中重用相同的 PE 阵列来专门执行 CNN、FC、DFT 和 IIR 滤波操作，例如，Conv 层的权重平稳，或 FC 层和 DFT 的输出平稳。与传统的脉动阵列不同，该设计特意移除了大部分
S-821AA系列电池保护IC
本 IC 是锂离子 / 锂聚合物充电电池的高端保护 IC，包含高精度电压检测电路、延迟电路和三重升压充电泵，用于驱动外部充电 / 放电 FET。适用于保护 1 节锂离子 / 锂聚合物充电电池组免受过充电、过放电和过电流的影响。通过使用外部过电流检测电阻，本 IC 实现了高精度过电流保护，且受温度变化的影响较小。 特点 ● 高精度电压检测电路 过充电检测电压 3.500 V ～ 4.800 V (5 mV 进阶) 精度±15 mV 过充电解除电压 3.100 V ～ 4.800 V *1 精度±50 mV 过放电检测电压 2.000 V ～ 3.000 V (10 mV 进阶) 精度±50 mV 过放电解除电压 2.000 V ～ 3.400 V *2 精度±75 mV 放电过电流 1 检测电压 -3 mV ～ -100 mV (0.25 mV 进阶) 精度±1 mV 放电过电流 2 检测电压 -6 mV ～ -100 mV (0.5 mV 进阶) 精度±3 mV 负载短路检测电压 -20 mV ～ -100 mV (1 mV 进阶) 精度±5 mV 充电过电流检测电压3 mV ～ 100 mV（0.25 mV 进阶） 精度±1 mV 0 V 电池充电禁止电池电压 1.45 V ～ 2.00 V *3（50 mV 进阶） 精度±50 mV ● 过热检测功能：有、无 ● 带外置 NTC 热敏电阻的高精度温度检测电路（阻值：25°C 时 100 kΩ±1% 或 470 kΩ±1%，B 常数：±1%） 过热检测温度 +65°C ～ +85°C（5°C 进阶） 精度±3°C 过热释放温度 +55°C ～ +80°C（5°C 进阶）*4 精度±5°C ● 内置电荷泵：三重升压（调节电压 = V DD + 4.2 V） ● 检测延迟时间仅由内部电路产生（不需要外置电容器）。 ● 放电过电流控制功能 放电过电流状态的解除条件 : 断开负载、连接充电器 ● 0 V 电池充电 : 允许、禁止 ● 休眠功能 : 有、无 ● 省电功能 : 有、无 ● PS 端子内部电阻连接 通常状态下 : 上拉、下拉 省电状态下 : 上拉、下拉 ● PS 端子内部电阻值 : 1 MΩ ～ 10 MΩ (1 MΩ 进阶单位) ● PS 端子控制逻辑 : 动态 "H"、动态 "L" ● 高耐压 : VM 端子、CO 端子和 DO 端子 : 绝对最大额定值 28V ● 宽工作温度范围 : Ta = -40°C ～ +85°C ● 低消耗电流 工作时 : 6.0 µA 典型值、10 µA 最大值 (Ta = +25°C) 休眠时 : 50 nA 最大值 (Ta = +25°C) 过放电时 : 1.0 µA 最大值(Ta = +25°C) 省电时：50 nA（最大值） (Ta = +25°C) ● 无铅、Sn100%、无卤素 *5