论文批准:使用标准 PC 和以太网卡实现软 AFDX(航空电子全双工交换以太网)端系统,由 EMRE ERDİNÇ 提交,部分满足中东技术大学电气电子工程系理学硕士学位的要求,作者:Prof. Dr. Canan Özgen 自然与应用科学研究生院院长 Prof. Dr. İsmet Erkmen 电气电子工程系主任 Prof. Dr. Hasan Güran 中东技术大学电气电子工程系主管 审查委员会成员 Prof. Dr. Semih Bilgen 中东技术大学电气电子工程系 Prof. Dr. Hasan Güran 中东技术大学电气电子工程系副教授 Cüneyt F. Bazlamaçcı 中东技术大学电气电子工程系助理。 Şenan Ece Schmidt 教授,电气与电子工程系,中东技术大学,理学硕士 Mert KOLAYLI,航空电子设计工程师,TUSAS
2021 年 4 月 6 日至 8 日,桑迪亚国家实验室举办了一场虚拟研讨会,探讨开发 AI 增强型下一代微电子协同设计 (AICoM) 的潜力。研讨会汇集了两个主题。第一个主题在 2018 年美国能源部科学办公室 (DOE SC) 的“微电子基础研究需求”(BRN) 报告中有所阐述,该报告呼吁对传统的微电子设计方法进行“根本性的反思”,在这种方法中,每个微电子学科 (材料、器件、电路、算法等) 的主题专家 (SME) 几乎独立地工作。相反,BRN 呼吁一种非等级制的、平等的协同设计愿景,其中“每个科学学科都为其他学科提供信息并让其他学科参与其中”,以“并行但紧密联网的努力来创造全新的能力”。第二个主题是认识到人工智能(AI)的持续突破正在增强和加速材料科学、电路设计和电子设计自动化(EDA)中传统设计问题的解决。
博士学位(专业:微电子和 VLSI 设计)印度理工学院 (ISM),印度丹巴德(2011 年 10 月 - 2016 年 11 月)论文题目:使用电流模式构建块设计模拟信号处理和生成电路。指导老师:SK Paul 教授,IIT(ISM)电子工程系教授丹巴德 M. Tech。(专业:电子设计和技术)中央大学,特斯普尔(阿萨姆邦),印度(2005 年 7 月 - 2007 年 6 月)论文题目:全定制 IC 设计以实现 2D 余弦函数,DCT 针对 SCL 1.2 µm CMOS 代工厂论文地点:中央电子工程研究所,拉贾斯坦邦皮拉尼,印度。(2006 年 7 月 - 2007 年 6 月)理学士(电子与通信工程)印度旁遮普邦朗戈瓦尔圣朗戈瓦尔工程技术学院(MHRD 资助的大学)(2000 年 7 月 - 2003 年 6 月)教学经历
电路表征学习在电子设计自动化 (EDA) 中越来越重要,它通过提高模型效率和准确性为各种下游任务提供服务。一项值得注意的工作 DeepSeq 通过对时间相关性进行编码开创了顺序电路学习。然而,它存在重大限制,包括执行时间延长和架构效率低下。为了解决这些问题,我们引入了 DeepSeq2,这是一个增强顺序电路学习的新框架,通过创新地将其映射到三个不同的嵌入空间——结构、功能和顺序行为——从而允许更细致的表征来捕捉电路动态的固有复杂性。通过采用高效的有向无环图神经网络 (DAG-GNN) 来绕过 DeepSeq 中使用的递归传播,DeepSeq2 显著缩短了执行时间并提高了模型的可扩展性。此外,DeepSeq2 采用了独特的监督机制,可以更有效地捕捉电路内的过渡行为。 DeepSeq2 在序贯电路表示学习中树立了新的基准,在功率估计和可靠性分析方面的表现优于之前的研究。
解决这些挑战要求从算法,实施和设计角度进行共同努力。首先,对高效Genai部署的算法优化至关重要。研究人员正在积极探索降低复杂性技术,以简化生成模型,而不会显着损害其性能。尽管最近的算法研究在修剪和量化方面取得了进展,但这种尺寸缩小的Genai模型仍然是资源密集的。因此,迫切需要使用硬件感知的Genai算法,同时保持出色的性能。迫切需要第二次,有效的电路和系统。为Genai的创新硬件和体系结构不断提出,旨在在可扩展性,灵活性和效率之间取得平衡。行业中的公司正在取得长足的进步,但是持续需要Genai的专业Genai加速器和节能计算范式。第三,用于加速电路和系统设计的Genai非常需要和有希望。genai还具有增强电子设计自动化(EDA)工具,模拟电路,优化模拟并加速验证的潜力。但是,在确保可靠性,效率和信任方面仍然存在挑战。
( SHRI JITIN PRASADA ) (a) 至 (c): 芯片初创 (C2S) 计划已由电子和信息技术部于 2022 年启动,作为能力建设计划,为期 5 年,旨在培养 85,000 名具有行业资质的 B.Tech、M.Tech 和 PhD 级别的人才,专门从事半导体芯片设计、超大规模集成 (VLSI) 和嵌入式系统设计领域。该计划采用综合方法,为学生提供芯片设计以及这些设计的制造和测试的完整实践经验。这是通过与行业合作伙伴合作开展的定期培训课程、为学生提供的指导和芯片设计、制造和测试资源来实现的,包括最先进的电子设计自动化 (EDA) 工具、访问半导体代工厂以制造他们的设计等。C2S 计划是一个持续进行的计划。针对到 2027 年培养 85,000 名人力资源的目标,迄今为止,共有 45,313 名 B.Tech、M.Tech 和 PhD 级别的人力资源已入学并正在接受该计划的培训。ChipIN 中心已在班加罗尔 C-DAC 设立,作为一站式中心,为全国的学术机构/研发组织和初创企业/中小微型企业提供以下支持:
摘要 — 在先进的集成电路设计中,与电子设计自动化 (EDA) 工具相关的物理设计流程起着至关重要的作用。大多数情况下,输入物理设计工具的参数主要是基于专家的领域知识手动挑选的。然而,由于技术节点的不断缩小以及参数组合所跨越的设计空间的复杂性,甚至再加上耗时的仿真过程,这种对物理设计工具参数配置的手动探索变得极其费力。在设计流程参数调整领域存在一些工作。然而,非常有限的现有技术探索了多个感兴趣的结果质量 (QoR) 指标(例如延迟、功率和面积)之间的复杂相关性并同时明确优化这些目标。为了克服这些弱点并寻求物理设计工具的有效参数设置,在本文中,我们提出了一个多目标贝叶斯优化 (BO) 框架,以多任务高斯模型作为替代模型。采用基于信息增益的获取函数依次选择工具模拟候选对象,以有效逼近帕累托最优参数配置。在 7 纳米技术节点下的三个工业基准上的实验结果证明了所提出的框架相对于前沿作品的优越性。
摘要 — 在先进的集成电路设计中,与电子设计自动化 (EDA) 工具相关的物理设计流程起着至关重要的作用。大多数情况下,输入物理设计工具的参数主要是基于专家的领域知识手动挑选的。然而,由于技术节点的不断缩小以及参数组合所跨越的设计空间的复杂性,甚至再加上耗时的仿真过程,这种对物理设计工具参数配置的手动探索变得极其费力。在设计流程参数调整领域存在一些工作。然而,非常有限的现有技术探索了多个感兴趣的结果质量 (QoR) 指标(例如延迟、功率和面积)之间的复杂相关性并同时明确优化这些目标。为了克服这些弱点并寻求物理设计工具的有效参数设置,在本文中,我们提出了一个多目标贝叶斯优化 (BO) 框架,以多任务高斯模型作为替代模型。采用基于信息增益的获取函数依次选择工具模拟候选对象,以有效逼近帕累托最优参数配置。在 7 纳米技术节点下的三个工业基准上的实验结果证明了所提出的框架相对于前沿作品的优越性。
摘要 - 在当代电子设计自动化(EDA)工具中,安全通常会倒退到权力,性能和区域优化的主要目标。通常,安全分析是手工进行的,导致设计中的脆弱性尚未注意到。安全意识的EDA工具协助设计师识别和删除安全威胁,同时牢记性能和领域。剪边方法采用信息流量分析来识别设计结构中的无意信息泄漏。当前信息泄漏检测方法使用定量信息流量分析来量化泄漏。但是,处理顺序电路由于时间不足的性质,俯瞰定时频道和引入误报而对最先进的技术构成了挑战。为了解决此问题,我们介绍了QTFlow,这是一个对定时敏感框架,用于量化设计阶段的硬件信息泄漏。说明其对开源基准测试的有效性,QTFlow自主识别时序通道并降低了与当前状态的技术相比,由时间无关分析引起的所有误报。索引术语 - 定量信息流量,指示性,硬件安全性,时机渠道
本文介绍了一种基于内建自测试 (BIST) 的高级加密标准 (AES) 加密处理器专用集成电路 (ASIC) 的设计。AES 已被证明是美国政府宣布的最强大的对称加密算法,其性能优于所有其他现有加密算法。其硬件实现比软件实现提供更高的速度和物理安全性。由于这个原因,文献中已经提出了许多 AES 加密处理器 ASIC,但复杂 AES 芯片中的可测试性问题尚未得到解决。本研究为实现混合模式 BIST 技术的 AES 加密处理器 ASIC 引入了一种解决方案,该技术是伪随机和确定性技术的混合。BIST 实现的 ASIC 是使用 IEEE 行业标准硬件描述语言 (HDL) 设计的。它已使用电子设计自动化 (EDA) 工具进行了模拟,并使用美国政府国家标准与技术研究所 (NIST) 的输入输出数据进行了验证和确认。模拟结果表明,该设计在 ASIC 的不同操作模式下按预期功能运行。将当前的研究与其他研究人员的研究进行了比较,结果表明它在 BIST 实现到 ASIC 芯片方面是独一无二的。