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国家先进封装制造计划
缩小封装上的特征：• 使封装上的特征接近单片 CMOS 芯片顶层的特征 • 将芯片连接到封装的间距接近芯片上的最终通孔间距 • 减少组装在多芯片封装上的芯片之间的距离，以接近单片芯片上 IP 块之间的距离
通过器件结构设计提高Si-GaN单片异质集成共源共栅场效应晶体管的击穿电压
摘要 — 本工作研究了影响采用转移印刷法制备的Si-GaN单片异质集成Casccode FET击穿电压的因素。这两个因素是Si器件的雪崩击穿电阻和SiN电隔离层的厚度。设计了Si MOSFET和Si横向扩散MOSFET（LDMOSFET）两种器件结构，研究了Si器件的雪崩击穿电阻对Cascode FET击穿特性的影响。分析了SiN电隔离层厚度的影响。最后，单片集成Cascode FET的击穿电压达到了770 V。索引术语 — 单片异质集成；Cascode FET；击穿电压；LDMOS；极化电荷。
使用飞秒激光器对无内部增益层的 SiGe BiCMOS 单片硅像素探测器的时间分辨率
摘要：使用飞秒激光研究了为 MONOLITH H2020 ERC Advanced 项目生产的第二个单片硅像素原型的时间分辨率。ASIC 包含一个间距为 100 μ m 的六边形像素矩阵，由低噪声和非常快速的 SiGe HBT 前端电子设备读出。使用厚度为 50 μ m 的外延层、电阻率为 350 Ω cm 的硅晶片来生产完全耗尽的传感器。在测试的最高前端功率密度 2.7 W/cm 2 下，发现飞秒激光脉冲的时间分辨率对于由 1200 个电子产生的信号为 45 ps，对于 11k 个电子则为 3 ps，这大约相当于最小电离粒子产生的电荷最可能值的 0.4 倍和 3.5 倍。将结果与使用同一原型获取的测试光束数据进行比较，以评估电荷收集波动产生的时间抖动。
像素探测器的未来方向：时间和像素大小......
硅传感器研发混合 SoI CMOS 单片 CCPD 演示器 CLICpix Cracov CLIPS (CLIC) ALICE 调查员 CLICTD Malta/Monopix ATLASpix(Mu3ePix) C3DP+CLICpix 传感器平面平面平面 HR-CMOS 标准 HR-CMOS 改进工艺 HV-CMOS 连接至读出电子元件凸块粘合 SoI SoI 单片单片单片 CC 带胶 ASIC 技术 (nm) 65 200 200 180(TJ) 180(TJ) 180(TJ)/150(LF) 180(AMS)/150(LF) 65 厚度 (µm) 50 / 200 300 / 500 100 / 500 100 50 / 100 100 60 50 间距/单元尺寸 (µm x µm) 25 x 25 30 x 30 20 x 20 28 x 28 30 x 300 36 x 36 40 x 130 25 x 25 命中分辨率 (µm) 9 / 3.5 5/2 4 4 12 7 时间分辨率 (ns) 6 < 10 5 7 最大 NIEL (1 MeV neq/cm2)/TID (Mrad) O(10
节能计算的 3D 逻辑和内存专题
单片微电子设计面临着巨大的挑战，因为计算内存带宽和延迟的需求日益增长，而计算的能效限制了其性能和成本。尽管最近的进展（例如领域特定加速、近内存和内存计算技术）试图解决这些问题，但单片设计的扩展趋势仍然落后于人工智能算法、高性能计算、高清传感和其他数据密集型应用不断增长的需求。在这种背景下，技术创新，特别是通过封装和单片方法实现的 3D 集成，对于实现异构集成 (HI) 并带来超越传统芯片设计的显著性能、能源和成本优势至关重要。3D 逻辑和内存设计允许灵活地生产和连接异构功能宏（即芯片），具有更高的互连密度、长度减少和面积利用率，为整个微电子设计堆栈开辟了新的机遇。
单片 3D 集成中高效可扩展的带扩展栅极的 MIV 晶体管（已在 MWSCAS 2023 中接受）
摘要 — 单片 3D 集成已成为满足未来计算需求的有前途的解决方案。金属层间通孔 (MIV) 在单片 3D 集成中形成基板层之间的互连。尽管 MIV 尺寸很小，但面积开销可能成为高效 M3D 集成的主要限制，因此需要加以解决。以前的研究集中于利用 MIV 周围的基板面积来显着降低该面积开销，但却遭受了泄漏和缩放因子增加的影响。在本文中，我们讨论了 MIV 晶体管的实现，它解决了泄漏和缩放问题，并且与以前的研究相比，面积开销也有类似的减少，因此可以有效利用。我们的模拟结果表明，与之前的实现相比，所提出的 MIV 晶体管的漏电流 (ID,leak) 减少了 14 K ×，最大电流 (ID,max) 增加了 58%。此外，使用我们提出的 MIV 晶体管实现的逆变器的性能指标，特别是延迟、斜率和功耗降低了 11.6%，17.与之前的实现相比，在相同的 MIV 面积开销减少的情况下，分别降低了 9% 和 4.5%。索引术语 — 单片 3D IC、垂直集成、片上器件
用于卫星通信系统的50GHz砷化镓电光调制器阵列的设计
本文介绍了用于空间数据链路应用的 GaAs 行波电光调制器阵列的设计注意事项。调制器设计的核心是低损耗折叠光学配置，可在设备的一端提供直接的直线射频 (RF) 接入，而所有光纤端口均位于另一端。此配置是多通道应用所需的密集单片调制器阵列的关键推动因素。它还可以实现更紧凑的封装、改进的光纤处理，并通过消除 RF 馈电装置中的方向变化来实现高调制带宽和低纹波。单个 Mach-Zehnder (MZ) 和单片双并行 (IQ) 调制器都已评估高达 70 GHz，带宽约为 50 GHz，低频开/关电压摆幅 (V π ) 为 4.6 V（电压长度乘积为 8.3 Vcm）。折叠式设备比传统的“直线式”调制器要紧凑得多，而适度的设备阵列（例如 × 4）可以容纳在与单个调制器尺寸相似的封装中。讨论了独立寻址 MZ 调制器单片阵列（每个都有自己的输入光纤）的设计考虑因素，并提出了实用配置。
在130 nm sige bicmos Technology的Beol中，晶圆级薄膜封装的MM-Wave RF-MEMS开关的单片整合
摘要 - 对于任何微电动机械系统（MEMS）设备的工厂最为明显的挑战之一，是该设备的低成本和高吞吐包装，以保护其免受环境颗粒，水分和配置的影响。在这项工作中，通过晶状级别CMOS（BICMOS）技术的130 nm双极CMOS（BICMOS）技术的RF-MEMS开关单一地整合到基于铝的后端线（BEOL）中，这是通过晶状级级别的薄级薄薄薄层薄层包装（WLE）。在晶片级封装包装之前，开发并证明了用于释放MEMS设备的湿式和蒸气释放技术。最终装置的封装是用Ti/Tin/Tin/Alcu/Ti/Tin层的堆栈实现为3- µm金属网格的晶圆级包装的。最后，将具有高沉积速率（HDR）的二氧化硅沉积过程用于释放孔的完整封装。通过低频C - V和D-Band时高频S-参数测量值评估了封装对RF-MEMS开关性能的影响。结果指示设备的完整功能，没有明显的性能下降。封装不需要额外的掩码，并且将其开发为8英寸晶圆级工艺，因此为RF-MEMS设备封装和包装提供了低成本和高吞吐量解决方案。
AN1596 VIPower：汽车高侧驱动器
简介 当今的汽车市场要求电子系统的复杂性和可靠性不断提高。为了实现这一目标，汽车系统的概念越来越多地基于微控制器架构，该架构驱动集成单片电路，包括同一芯片上的功率级、控制、驱动和保护电路。垂直智能电源是意法半导体的一项专利技术，成立于 13 年前，采用的制造工艺允许在同一芯片上集成完整的数字和/或模拟控制电路来驱动垂直功率晶体管。用于制造高侧驱动器 (HSD) 的 VIPower M0 技术可生产单片硅片，该硅片将控制和保护电路与标准功率 MOSFET 结构相结合，其中功率级电流垂直流过硅片（见图 1）。