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World File Search SystemBICMOS
使用开放式PDK和开源工具设计模拟/RF芯片
□从github/gitlab/codeberg/sourceforge获取工具，或安装现成的docker映像□免费访问3个可制造的PDK（130nm CMOS，180nm CMOS，130nm CMOS，130nm SIGE：CBICMOS：C BICMOS）。文档和标准细胞LIB，记忆，IO细胞□在GUI（XSCHEM，QUCS-S），模拟（NGSPICE，XYCE），图形结果（XSchem，Gaw，Python）中绘制电路； TCL（XSchem）中的脚本重复设计任务；在原理图（XSchem）中使用嵌入式的仿真控制和评估
RF微电子
RF简介：RF范围，皮肤效应，行为和等效电路，如R，L，C，高RF。传输线理论，反射系数，史密斯图计算，阻抗匹配，S-参数。（L-7＆T-2）RF设计中的基本概念：RF DC设计。六边形无线通信标准，非线性，谐波，增益压缩，脱敏，交叉调制，间调制失真（IMD），输入截距（IIP3＆iip3＆iip2），符号间干扰。噪声，主动设备的噪声分析。（L-8＆T-2）RF系统中的基本块及其VLSI实施：RF的MOSFET行为，晶体管和香料模型的建模，HEMT和MESFET等高速设备，BICMOS技术，BICMOS技术，在高频及其单声道实现的寄生元素及其单层实现者的集成寄生元素，低噪声效果和低噪声器设计。（L-10和T-4）振荡器：基本VCO拓扑，相位噪声，噪音功率权衡。谐振器较少的VCO设计，GHz频率混合器设计和问题，射频综合：PLL，各种RF合成器体系结构和频率分隔线。（L-9＆T-3）反式接收器体系结构：TRF接收器，杂化接收器，同伴接收器，不同的接收器拓扑，RF接收器体系结构及其设计问题，集成的RF过滤器，IC应用程序，IC应用程序和案例研究，用于DECT，GSM和蓝牙。（L-8＆T-3）
![arXiv:2111.11184v1 [physics.ins-det] 2021 年 11 月 22 日](/simg/g:\will\search\icon\source\0\0122e5130a1b771c92006aa8ae69ef85b63b6248.webp)
arXiv:2111.11184v1 [physics.ins-det] 2021 年 11 月 22 日
摘要：本文介绍了一种采用 130 nm SiGe BiCMOS 技术设计的小面积单片像素探测器 ASIC，用于升级 CERN 的 FASER 实验的预流探测器。该原型的目的是研究快速前端电子器件在像素敏感区域内的集成，并确定能够最好地满足实验规格的配置。为了应对与像素内前置放大器和鉴别器集成相关的若干挑战，自感噪声、不稳定性和串扰被最小化。还将描述用于特性描述和设计选择的方法。这里研究的两种变体将在 FASER 实验预流的预生产 ASIC 中实施，以进行进一步测试。
设备和模块开发博士或博士后职位（男/女/其他）
• 借助工艺模拟和测试结构的生产，开发 IHP BiCMOS 技术的设备和功能模块 - 进一步开发基于结隔离的 IHP 独特的抗辐射设备，例如 RF-LDMOS - 硬件安全领域概念的技术实现，例如防止光侧信道攻击 • 开发和优化设备和模块制造的工艺流程 • 设计简单的评估电路，最好使用开源工具，例如 klayout • 控制和监控设备和模块特性 • 通过集成到工艺设计套件 (PDK) 中，支持将开发的设备转移到工业和学术应用中 • 准备技术文档和展示研究成果 • 参与研究项目的收购和执行
扩大采用，维持生态系统，改善PPA
IHP宣布了一个免费的MPW程序，该程序将使用OpenRoad作为其芯片设计流的工具之一。这标志着实现新的铸造厂的另一个里程碑，该铸造厂为学生，教育工作者和行业的原型应用程序提供了使用IHP-SG13G2 BICMOS技术，该应用程序由OpenRoad Flow作为OpenPDK支持。这项技术可在130nm处使用数字，模拟以及混合信号应用，以适用于包括RF在内的更广泛的应用。Eth Zurich标准化了基于其CHIP设计课程的OpenRoad流量的课程。他们正在建立由德国联邦教育和研究部资助的证书课程，以帮助参与者与IHP一起使用OpenRoad建立筹码。IHP目标研究人员和职业发展计划正在开发的这些OS-EDA课程。
![arXiv:2005.14161v1 [physics.ins-det] 2020 年 5 月 28 日](/simg/g:\will\search\icon\source\0\0d8766ab72d33f764dc6de6abd48f89c70135c3e.webp)
arXiv:2005.14161v1 [physics.ins-det] 2020 年 5 月 28 日
摘要：SiGe BiCMOS 技术可用于生产超快、低功耗硅像素传感器，即使没有内部增益机制，也能提供最先进的时间分辨率。开发此类传感器需要确定可能降低计时性能的主要因素，并表征传感器时间分辨率对放大器功耗的依赖性。使用 IHP Microelectronics 公司采用 SG13G2 技术生产的原型传感器的 90 Sr 源进行测量，结果显示，在放大器电流为 7 µA 时，时间分辨率为 140 ps，在更高功耗时，时间分辨率为 45 ps。完整模拟表明，用于校正时间游动的信号超阈值时间测量分辨率是影响计时性能的主要因素。
![arxiv：2005.14161v2 [physics.ins-det] 2020年8月28日](/simg/g:\will\search\icon\source\e\ee3c0212fb848386a4ae495b7ed60736ddba0356.webp)
arxiv：2005.14161v2 [physics.ins-det] 2020年8月28日
摘要：SIGE BICMOS技术可用于生产超快速的低功率硅像素传感器，即使没有内部增益也可以提供最新的时间分辨率。此类传感器的开发需要识别和控制主要因素，这些因素可能会降低正时性能以及传感器时间分辨率对放大功率消耗的依赖性的表征。用IHP微电子学中SG13G2技术产生的原型传感器的90 SR源的测量结果显示，在7 µA的放大电流下，在150 µA的功率消耗下的放大电流时的时间分辨率为140 ps。用于校正时间步行的信号时阈值测量的分辨率是影响该原型的时机性能的主要因素。
180 GBd 电子等离子体 IC 发射器
2. 等离子体 180 GBd 4:1 MUX-驱动器-发射器 图 1(a) 所示的 EPIC 发射器组件由一个 1.5x3 mm 2 SiGe BiCMOS 芯片组成，该芯片带有单片集成等离子体调制器，安装在一个 5x7 cm 2 PCB 上。电子层堆栈由 IHP 采用改进的 SG13G2 工艺制造。电光层由 ETH 采用基于电子束光刻的工艺制造。有关该工艺的更多详细信息，可参见 [10]。使用的有源电光材料 BAHX 是最近报道的高性能 BAH13 材料 [11, 12] 的可交联变体，该材料经过静电极化和交联 [13]。该组件与 RF 连接器、带状电缆、光纤和无源散热器连接。图 1(e) 给出了输出级的放大图。
EC 536 VLSI制造和集成电路的测试
1技术和过程技术的选择BJT，CMOS和BICMOS集成电路，硅技术与GAAS。2个材料特性。3相图和固体溶解度。4晶体生长。 5热氧化。 6扩散（1）。 7扩散（2）。 +第7周评估 +中期考试。 8离子植入。 9蚀刻和清洁。 10种现代印刷技术。 11外延和化学蒸气沉积（CVD）。 12金属化。 +第12周考试13过程集成（CMOS和BJT）。 14测试程序和测试模式，测试流程图，计划和策略。 15故障诊断和模拟，测试设备。 s t u d e n t g r a d i n g＆a s s s s s s s s s s s s s s s m n t4晶体生长。5热氧化。 6扩散（1）。 7扩散（2）。 +第7周评估 +中期考试。 8离子植入。 9蚀刻和清洁。 10种现代印刷技术。 11外延和化学蒸气沉积（CVD）。 12金属化。 +第12周考试13过程集成（CMOS和BJT）。 14测试程序和测试模式，测试流程图，计划和策略。 15故障诊断和模拟，测试设备。 s t u d e n t g r a d i n g＆a s s s s s s s s s s s s s s s m n t5热氧化。6扩散（1）。 7扩散（2）。 +第7周评估 +中期考试。 8离子植入。 9蚀刻和清洁。 10种现代印刷技术。 11外延和化学蒸气沉积（CVD）。 12金属化。 +第12周考试13过程集成（CMOS和BJT）。 14测试程序和测试模式，测试流程图，计划和策略。 15故障诊断和模拟，测试设备。 s t u d e n t g r a d i n g＆a s s s s s s s s s s s s s s s m n t6扩散（1）。7扩散（2）。+第7周评估 +中期考试。8离子植入。9蚀刻和清洁。10种现代印刷技术。11外延和化学蒸气沉积（CVD）。12金属化。+第12周考试13过程集成（CMOS和BJT）。14测试程序和测试模式，测试流程图，计划和策略。15故障诊断和模拟，测试设备。s t u d e n t g r a d i n g＆a s s s s s s s s s s s s s s s m n t
Frank Herzel*、Thomas Mausolf 和 Gunter Fischer 一种用于低抖动多 GHz 频率合成的新型架构
摘要：提出了一种由晶体振荡器和自由运行介质谐振器振荡器 (DRO) 驱动的锁相环 (PLL) 级联。为了最大限度地降低相位噪声、杂散音和抖动，使用较低 GHz 范围内的可编程 PLL1 来驱动具有固定倍频因子的毫米波 (mmW) PLL2。相位噪声分析得出两个 PLL 的两个最佳带宽，以使级联的输出抖动最低。通过分频 PLL1 的输出频率并通过由 DRO 驱动的单边带 (SSB) 混频器对其进行上变频，可以进一步降低 PLL1 中的相位噪声和杂散音 (杂散)。通过将 SSB 混频器纳入 PLL1 的反馈环路中，可以避免手动调整 DRO，并且可以采用低噪声自由运行 DRO。本文介绍了 SiGe BiCMOS 技术中的一种示例设计。