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电子元件与技术会议
此外，周二还将举行为期半天的异构集成路线图研讨会，由 Bill Chen 和 Bill Bottoms 主持。ECTC 还将邀请行业专家举办 7 场特别会议，讨论几个重要且新兴的主题领域。周二将安排 5 场特别会议，每场 90 分钟。5 月 31 日星期二上午 8:30，Chukwudi Okoro 和 Benson Chan 将主持“MicroLED 显示技术：大批量制造 (HVM) 进展与挑战”会议，随后 Amr Helmy 将于上午 10:30 主持特别会议，主题为“IEEE EPS 异构集成路线图的选定主题”。周二下午 1:30，Jan Vardaman 将就“从芯片到共封装光学器件”这一主题发表特别演讲，随后 Kuldip Johal 和 Bora Baloglu 将在下午 3:30 发表特别演讲，题为“IC 基板技术将如何发展以实现下一代异构集成方案以实现高性能应用？”周二晚上，Kitty Pearsall 和 Chris Riso 将共同主持 EPS 总裁 ECTC 小组会议，主题为“最先进的异构集成封装方案”。
全球半导体时代的安全举措
执行摘要 2 简介 3 关于 RISE：安全硬件与嵌入式系统研究机构 5 英国和美国半导体计划 7 英国国家半导体战略 7 数字安全设计 (DSbD) 挑战 7 英国国家网络安全中心 (NCSC) 硬件安全问题手册 8 美国半导体研究公司 (SRC) 微电子 8 和先进封装技术 (MAPT) 路线图 美国芯片 9 美国半导体研究公司 (SRC) 半导体十年计划 9 半导体安全挑战 11 半导体设计的复杂性 14 安全设计可以实现吗？ 15 系统安全和硬件设计生命周期安全 16 芯片 16 供应链安全 17 自动化和机器学习 17 侧信道威胁 18 技能短缺 18 半导体安全机遇和建议 19 安全设计方法 20 硬件漏洞数据库 20 供应链安全措施 21 利用自动化和人工智能 21 开源硬件安全 IP 22 可量化保证 22 加强培训和协作 23 研讨会主席 24 参考文献 26
摩尔定律通过芯片化演变...
摘要 ---随着摩尔定律在单片应用方面达到极限并且半导体技术节点周期变得更长，异构集成 (HI) 将既能提高计算密度又能缩短设计周期时间。HI 2.5D SiP 技术是微电子领域的一个强大新趋势，其驱动力来自摩尔定律的放缓。 关键词 --- 异构集成、芯片、摩尔定律、芯片化架构、2.5D 集成、硅中介层、射频系统级封装 要保持领先于美国的对手，就需要控制电磁频谱，因此需要传感器处理链的演变。需要在传感器边缘采用敏捷的芯片级解决方案来克服传统电子战和雷达系统固有的数据带宽和延迟限制。还需要缩短设计周期、尺寸、重量、功耗和成本 (SWaP-C)。异构 2.5D 集成是摩尔定律的下一阶段，它支持基于芯片化架构的微电子新方法。通过将用于模拟、数字化、处理、内存和 AI 功能的最佳硅片产品集成到一块芯片上，可以加速可部署、模块化、高性能微电子技术向战术前沿的推进（图 1）。Mercury 正在与领先的半导体供应商合作，为国防客户提供唯一值得信赖的 RF 系统级封装 (RFSiP) 设备，这些设备采用了
Ascend：具有光子互连的可扩展且节能的深度神经网络加速器
摘要 — 为了追求高推理精度，近期深度神经网络 (DNN) 模型的复杂性和规模显著增加。基于芯片的加速器被认为是一种可行的扩展方法，可为此类 DNN 模型的有效处理提供强大的计算能力和片上存储器。然而，在之前的基于芯片的加速器中使用金属互连进行通信对系统性能、能源效率和可扩展性构成了重大挑战。光子互连具有与距离无关的延迟、高带宽密度和高能源效率等特点，可以充分支持跨芯片的通信。此外，显著的广播特性使光子互连适用于通常会引发普遍的广播通信的 DNN 推理。在本文中，我们提出了一种基于芯片的可扩展光子互连 DNN 加速器，名为 A SCEND。 A SCEND 引入了 (1) 一种新型光子网络，支持无缝芯片内和芯片间广播通信以及不同卷积层的灵活映射，以及 (2) 一种定制数据流，利用广播特性的便利性，并通过同时处理共享输入数据的计算来最大化并行性。使用多个 DNN 模型的仿真结果表明，与其他具有金属或光子互连的最先进的基于芯片的 DNN 加速器相比，A SCEND 分别实现了 71% 和 67% 的执行时间和能耗减少。
NASA 球栅阵列 (BGA) 和芯片尺寸 BGA (DSBGA) 选择和应用指南
目标和产品 本指南文件介绍了在高可靠性应用中使用先进塑料球栅阵列 (BGA) 和芯片尺寸 BGA (DSBGA) — 商用现货 (COTS) — 封装技术和组件的建议。最先进和高密度的 BGA 采用倒装芯片球栅阵列 (FCBGA) 配置，输入/输出 (I/O) 超过 2000 个，间距为 1 毫米。间距小于 1 毫米（低至 0.3 毫米）的 DSBGA 通常最多有几百个 I/O。由于更大芯片的产量挑战和节点缩小的高成本，业界已转向实施系统级封装 (SiP)。先进的 SiP 集成芯片技术（称为 Chiplet）是电子封装技术的下一个范式转变。本指南简要讨论了先进的 COTS 封装技术趋势，并提供了两个测试评估示例；一个针对 BGA，另一个针对 DSBGA。对于这两个类别，测试结果涵盖了关键工艺问题、质量指标和质量保证 (QA) 控制参数，随后提供了全面的测试数据以解决热循环可靠性和局限性。最后，报告摘要中包括了从这些评估中吸取的经验教训得出的关键建议。针对低风险灌注航天应用，给出了 COTS BGA/DSBGA 封装技术的具体建议，同时考虑了任务、环境、应用和寿命 (MEAL) 要求。
找到一种快乐媒介的异质缓存集成
对于高性能计算，希望从整体SOC中分解缓存存储器，并通过异源集成技术重新整合它。将缓存从整体SOC中重新定位会导致降低晚期硅死模尺寸，从而导致较高的产量和较低的成本。在这项研究中，我们评估了使用DECA模制的M-Series™嵌入式缓存扇出溶液之间高端3D硅互连解决方案和低端基板溶液之间差距的方法。deca的M系列芯片首先面对FOWLP平面结构是一个理想的平台，用于构建嵌入式插入器，用于处理器芯片，缓存内存和深沟槽电容器的异质集成。deca的自适应模式®允许扩展到处理器chiplet和缓存内存之间的高密度互连。考虑了嵌入式缓存插波器的三种不同配置。垂直堆叠的面对面配置最小化处理器和高速缓存之间的互连长度，而横向配置为铜堆积的铜堆积提供了铜的互连，从而可以进一步缩放互连间距。这两种配置都有其特定的好处和缺点，这些作品在这项工作中详细描述了。关键词自适应图案，嵌入式缓存插入器，扇出晶圆级包装，异质集成，高性能计算，M系列
高性能计算应用中带 HBM 的 FO-MCM 组装技术
随着行业向超摩尔时代迈进，下一代封装技术也朝着高密度芯片或芯片分割封装集成方向发展。尤其是对于高性能计算应用，先进封装技术通过硅或有机中介层集成多个芯片芯片，从而提供经济效益。有机中介层是芯片到芯片互连的替代接口之一。FO-MCM 以同质封装集成概念应用于芯片集成和 ASIC 到 Serdes 芯片集成而闻名。由于人工智能计算和 HPC 市场增长的推动，将封装的 HBM 集成到封装模块中作为异构集成封装 (HIP) 的趋势已经形成。近年来，两种平台（以硅中介层为基础的 2.5D 和以部分桥接芯片为互连介质的 FO-EB）已投放市场。还讨论了采用纯有机中介层的 FO-MCM 应用于异构集成领域的可行性。全有机中介层可以为 HPC 产品提供多个 RDL 层和线路/空间的灵活设计。本研究旨在解决采用纯有机中介层的 FO-MCM 平台实现集成 HBM 的异质封装。FO-MCM 中的芯片最后方法具有控制 RDL 质量和采用“已知良好的 RDL”以节省顶层芯片成本的优势。扇出型 RDL 配置为 4 层，最小 L/S 为 2/2um。在验证过程中，基于模拟分析，通过材料和底部填充选择优化了翘曲和应力。组装结果表明，翘曲和可靠性验证通过了 MSL4、TCT700x、uHAST96 和 HTST1000hrs 条件。关键词 扇出型 MCM；芯片最后；异质集成；芯片分区；高性能计算；HBM
Sophie：使用光学地址的相位更改内存
摘要 - 问题是在统计物理，电路设计和机器学习等各个领域中普遍存在的非确定性多项式（NP-HARD）问题。它们对传统算法和art虫提出了重大挑战。研究人员最近开发了自然启发的Ising机器，以有效解决这些优化问题。可以将许多优化问题映射到Ising模型，物理定律将使Ising机器朝解决方案驱动。但是，现有的Ising机器遭受可伸缩性问题的损失，即，当问题大小超过其身体容量时，性能下降。在本文中，我们提出了索菲（Sophie），这是一种基于可扩展的光相变位数（OPCM）的ISIN引擎。索菲（Sophie）构建建筑，算法和设备优化，以应对Ising机器中的可扩展性挑战。我们使用2.5D集成来构建Sophie，在其中我们集成了控制器chiplet，dram chiplet，激光源和多个opcm chiplets。Sophie利用OPCM有效地执行矩阵矢量乘法。我们在体系结构级别的对称瓷砖映射减少了OPCM阵列区域的大约一半，从而增强了Sophie的可扩展性。我们使用算法优化来有效处理无法适应硬件约束的大型问题。具体来说，我们采用了一种对称的本地更新技术和随机全局同步策略。这两种算法方法将大问题分解为孤立的瓷砖，减少计算要求，并最大程度地减少索菲的通信。我们应用设备级优化以采用修改后的算法。这些设备级优化包括采用双向OPCM阵列和双重元素类似物到数字转换器。Sophie比小图上的最先进的光子iSing机器快3×，比基于FPGA的大型设计快125倍。Sophie减轻了硬件容量的限制，为解决ISING问题提供了可扩展且有效的替代方案。索引术语 - 光学计算，相变存储器，ISING机器，内存处理
质量与可靠性第 6 卷：英特尔先进封装...
先进封装技术在提供高质量、可靠的半导体方面发挥着关键作用。先进封装是指在单个封装内组装和互连多个半导体芯片的技术。英特尔在先进封装方面的创新允许创建具有增强性能、功能和效率的复杂集成电路。由于百亿亿次计算和人工智能 (AI) 领域的新兴应用，先进封装有助于满足客户对更大、更密集处理器的需求。这些应用需要能够快速处理大量数据的高性能、低功耗芯片。最近的创新使英特尔能够通过异构封装架构实现高计算密度（高带宽和低延迟）的系统，这些架构可以集成具有不同功能的多个芯片（模块化芯片）。借助先进封装技术，英特尔开发了新的架构和更高密度的处理器，从而以合理的成本实现高性能系统。英特尔的先进封装技术延续并推动了摩尔定律，该公司的目标是到 2030 年在一个封装中实现一万亿个晶体管。英特尔在先进封装领域处于行业领先地位，并且已经这样做了几十年。我们的创新技术允许封装中的多个芯片并排连接或以 3D 方式堆叠在一起（Foveros）和嵌入式多芯片互连桥接 (EMIB)，从而促进不同芯片之间的高速通信。本文回顾了英特尔的最新创新，包括我们如何使用先进的封装技术来确保高质量和可靠性。它解释了英特尔独特的封装质量和可靠性验证流程，该流程旨在确保复杂的英特尔产品满足或超出客户的期望。
异构芯片集成打造超级芯片
本文介绍了一种新型超大面积集成电路 (ELAIC) 解决方案（我们称之为“巨型芯片”），适用于将不同类型的多个芯片（例如，内存、专用集成电路 [ASIC]、中央处理器 [CPU]、图形处理单元 [GPU]、电源调节）组合到通用互连平台上的单个封装中。巨型芯片方法有助于重新构建异构芯片平铺，以开发具有所需电路密度和性能的高度复杂系统。本文重点介绍了最近关于大面积超导集成电路连接多个单独芯片的研究，特别关注了在单个芯片之间形成的高密度电互连的处理。我们重新制造了各种巨型芯片组件，并使用多种技术（例如扫描电子显微镜 (SEM)、光学显微镜、共聚焦显微镜、X 射线）对其进行了表征，以研究集成质量、最小特征尺寸、硅含量、芯片间间距和间隙填充。二氧化硅、苯并环丁烯 (BCB)、环氧树脂、聚酰亚胺和硅基电介质用于间隙填充、通孔形成和重分布层 (RDL)。对于巨型芯片方法，通过减少芯片间 (D2D) 间隙和增加硅含量来提高热稳定性，从而使组装人员能够缓解不同基板/模块集成方案的热膨胀系数 (CTE) 不匹配的问题，这对于实现从回流到室温甚至低温操作的宽温度范围稳定性非常重要。 Megachip 技术有助于实现更节省空间的设计，并可容纳大多数异构芯片，而不会影响稳定性或引入 CTE 不匹配或翘曲。各种异构芯片