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CMOS 小型化：现在、过去和未来
Cmos 小型化：现在、过去和未来 Siti Sarah BintiMdSallah、Habibah Mohamed、Md. Mamun、Md. Syedul Amin 马来西亚国立大学电气、电子与系统工程系，43600 UKM Bangi，雪兰莪，马来西亚。 摘要 互补金属氧化物半导体 (CMOS) 的演变过程对于现代技术非常重要。22nm 以后和 7nm 的 CMOS 在设计上面临许多挑战和机遇。从缩放理论以及限制问题等方面回顾了小型化的发展，重点关注性能、功耗、经济、技术和可靠性问题。预计 2018 年将通过使用高 k 材料突破 CMOS 物理栅极长度 7nm 的尺寸限制。此外，高 k 电介质材料可以减少电流泄漏问题。在晶体管小型化的背后，光刻技术是关键的重要工艺之一。在性能、功耗、材料、经济和技术限制方面，人们正在重点讨论和探讨几个问题。关键词：7nm 栅极长度、CMOS、小型化、高 k、VLSI。引言将CMOS大规模集成电路（LSI）推进至纳米级别已成为现代人类社会集成电路（IC）领域的一个重大课题（Akter et al. 2008a, b; Reaz et al. 2007a, b; Marufuzzaman et al. 2010; Reaz et al. 2003; Reaz et al. 2005; Iwai, 2012）。如果没有集成电路的最新大规模发展，当今先进的通信和工程技术是不可想象的（Iwai, 2003; Reaz et al. 2006; Reaz and Wei 2004; Mohd-Yasin et al. 2004; Mogaki et al. 2007）。此外，日常生活、制造、商业、交通、医疗、教育等都离不开CMOS技术的支持（Iwai，2008）。因此，CMOS技术的演进过程对于半导体产业和全球经济而言都十分重要。电子电路随元件尺寸的演进如图1所示（Iwai and Ohmi，2002）。
CMOS 特性、建模和电路设计
以下人员阅读并讨论了学生 Benjamin A. Millemon Sr. 提交的论文，并评估了他在期末口试中的陈述和对问题的回答。他们发现该学生通过了期末口试。R. Jacob Baker，博士，监督委员会主席
二维材料在 CMOS 中的应用...
摘要：在过去的几十年中，微电子行业一直在积极研究除数字逻辑和存储器之外的半导体器件功能集成的潜力，包括在同一芯片上集成射频和模拟电路、生物芯片和传感器。在气体传感器集成的情况下，未来的器件必须使用与数字逻辑晶体管工艺兼容的制造技术来制造。这可能需要采用成熟的互补金属氧化物半导体 (CMOS) 制造技术或与 CMOS 兼容的技术，因为该技术具有固有的低成本、可扩展性和大规模生产潜力。虽然化学电阻半导体金属氧化物 (SMO) 气体传感器是过去研究的主要半导体气体传感器技术，并最终实现商业化，但它们需要高温操作来为分子检测环境中气体所必需的表面化学反应提供足够的能量。因此，在 MEMS 结构中集成微加热器是一项要求，这可能非常复杂。因此，这是不可取的，人们正在研究和寻求室温或至少接近室温的解决方案。使用紫外线照射已经实现了室温 SMO 操作，但这进一步使 CMOS 集成复杂化。最近的研究表明，二维 (2D) 材料可以为这个问题提供解决方案，因为它们很有可能与复杂的 CMOS 制造集成，同时即使在室温下也能对大量目标气体提供高灵敏度。本综述讨论了许多类型的有前途的 2D 材料，由于存在足够宽的带隙，这些材料显示出作为数字逻辑场效应晶体管 (FET) 的通道材料以及化学电阻和基于 FET 的传感膜集成的巨大潜力。本综述不包括石墨烯，而研究了使用氧化石墨烯、还原氧化石墨烯、过渡金属二硫属化物 (TMD)、磷烯和 MXenes 在气体传感方面取得的最新成就。
用于 RF – CMOS 应用的硅衬底
由于能量的限制及其对总损耗的影响，介电基板的选择在射频频率下起着重要作用。与能量存储相关的基板介电常数显著影响电路在较高频率下的性能。根据介电常数行为，基板被分为有损介电常数或良好介电常数。损耗角正切值取决于介电常数，并影响传输线的品质因数。在硅中，由于金属-半导体结，金属接触会产生肖特基接触。这需要进行适当的公式化和建模，以预测电路行为。本文研究并详细介绍了掺杂、载流子迁移率、频率等各种现象是影响介电常数的主要因素，并研究了它们对损耗角正切的作用
在28 nm cmos中的电解质氧化物 - 氧化物-MOSFET生物传感器...
1。数字逻辑将最重要的位（MSB）设置为“ 1” 2。比较器将转换值与采样值3。基于比较器结果4。对于连续的位[4] Maloberti，F。（2007），该操作是递归重复的。数据转换器。Springer科学与商业媒体。
CMOS流程-ERI峰会-DARPA
分销语句A.已批准公开发布。分布是无限的。该材料基于空军合同No.FA8702-15-D-0001。本材料中表达的任何意见，发现，结论或建议都是作者的意见，不一定反映了USD非线的观点。©2020 Massachusetts技术学院。在DFARS第252.227-7013部分或7014（2014年2月）中定义的无限权利交付给美国政府。尽管有任何版权通知，但上面详细介绍的DFARS 252.227-7013或DFARS 252.227-7014定义了美国政府权利。使用这项工作以外，除了由美国政府特别授权外，可能侵犯了这项工作中存在的任何版权。
CMOS 数字逻辑电路简介
图 14.1 (a) NMOS 和 (b) PMOS 晶体管作为开/关开关的操作。栅极电压控制晶体管开关的操作，电压 V DD 表示逻辑 1，0 V 表示逻辑 0。请注意，漏极和源极端子的连接未显示。
用于神经形态计算的忆阻和 CMOS 器件
摘要：神经形态计算已成为克服传统数字处理器冯诺依曼架构局限性的最有前途的范例之一。神经形态计算的目的是忠实地再现人脑中的计算过程，从而与其出色的能效和紧凑性相媲美。然而，要实现这一目标，必须面对一些重大挑战。由于大脑通过超低功耗的高密度神经网络处理信息，因此必须开发结合高可扩展性、低功耗操作和先进计算功能的新型设备概念。本文概述了神经形态计算中最有前途的设备概念，包括互补金属氧化物半导体 (CMOS) 和忆阻技术。首先，将讨论基于 CMOS 的浮栅存储器在人工神经网络中的物理和操作。然后，将回顾和讨论几种忆阻概念在深度神经网络和脉冲神经网络架构中的应用。最后，将讨论神经形态计算的主要技术挑战和前景。
低温 CMOS 电路技术映射
摘要 — 低温 CMOS 电路因其在量子计算、磁共振成像、粒子探测器和太空任务等领域的潜在应用而备受关注。这些电路在低于 77 K 直至接近绝对零度的温度下工作，由于深低温下可用的冷却功率有限，因此面临严格的功率限制。虽然低温操作可以大幅减少漏电流并提高晶体管效率，但优化低温 CMOS 电路以在冷却限制内最小化静态和动态功耗至关重要。在本文中，我们提出了一种低温感知技术映射方法来优化低温 CMOS 电路的功率特性。所提出的方法以技术独立的逻辑网络和低温标准单元库作为输入，并生成技术映射的门级网表，从而显着降低功耗。通过考虑低温下的静态和动态功率限制，与最先进的低温非感知算法相比，该方法可实现高达 26.89% 的平均功耗降低。这种优化使得基于大规模标准单元的数字电路能够在关键应用中的低温下高效运行。