XiaoMi-AI文件搜索系统
World File Search System全加器
适合低功耗应用的全加器
摘要：在电子处理系统中，二进制数的加法是一项基本运算。通过分析并与其他传统加法器进行比较，展示了一位低功耗混合全加器的性能改进。与其他传统全加器电路相比，1 位低功耗混合全加器被认为是提高电路速度的好方法。在该分析论文中，使用 EDA 工具实现了一位低功耗混合全加器，并使用通用 90nm CMOS 技术在 5 伏电压下进行了仿真分析，并在各种电压下与其他传统全加器进行了比较。为了将 1 位低功耗混合全加器与其他传统加法器在各种参数（例如静态和动态功耗、延迟和 pdp（功率延迟积））下的比较，考虑了 1 位低功耗混合全加器最适合各种低功耗应用。
6T 1位全加器的实现与分析
VI. 参考文献 [1] DanWang, Maofeng & Wucheng，“180nm CMOS 技术中的新型低功耗全加器单元”，DOI:10.1109/ICIEA.2009.5138242，工业电子与应用，2009 年。ICIEA 2000。第四届 IEEE 会议，2009 年 6 月。 [2] Kamlesh Kukreti、Prashant Kumar 等人，“基于多米诺逻辑技术的全加器性能分析”，DOI:10.1109/ICICT50816.2021.9358544，印度哥印拜陀，2021 年。 [3] Umapathi.N、Murali Krishna、G. Lingala Srinivas。 (2021)“对进位选择加法器独特实现的综合调查”，IEEE 和 IAS 第四届两年一度的新兴工程技术国际会议，于 1 月 15 日至 16 日在印度新孟买举行。[4] Subodh Wairya、Rajendra Kumar 等人，“用于低压 VLSI 设计的高速混合 CMOS 全加器电路性能分析”，DOI：10.1155/2012/173079，2012 年 4 月。[5] N. Umapathi、G.Lavanya (2020)。使用 Dadda 算法和优化全加器设计和实现低功耗 16X16 乘法器。国际先进科学技术杂志，29(3)，918-926。[6] Pankaj Kumar、Poonam Yadav 等人，“基于 GDI 的低功耗应用全加器电路设计和分析”，国际工程研究与应用杂志，ISSN：2248-9622，第 4 卷，第 3 期（第 1 版），2014 年 3 月。[7] NM Chore 和 RNMandavgane，“低功耗高速一位全加器调查”，2010 年 1 月。[8] Gangadhar Reddy Ramireddy 和 Yashpal Singh，“亚微米技术下拟议的全加器性能分析”，国际现代科学技术趋势杂志第 03 卷，第 03 期，2017 年 3 月 ISSN：2455-3778。 [9] Chandran Venkatesan、Sulthana M.Thabsera 等人，“使用 Cadence 45nm 技术的不同技术分析 1 位全加器”，DOI：10.1109/ICACCS.2019.8728449，2019 年 3 月，印度哥印拜陀。[10] K.Dhanunjaya、Dr.MN.Giri Prasad 和 Dr.K.Padmaraju，“使用 45nm Cmos 技术的低功耗全加器单元性能分析”，国际微电子工程杂志（IJME），第 3 卷。 1，No.1，2015 年。[11] Karthik Reddy.G，“Cadence Virtuoso 平台中 1 位全加器的低功耗面积设计”，国际 VLSI 设计与通信系统杂志 (VLSICS) 第 4 卷，第 4 期，2013 年 8 月，DOI：10.5121/vlsic.2013.4406 55。[12] Kavita Khare 和 Krishna Dayal Shukla，“使用 Cadence 工具设计 1 位低功耗全加器”，引用为：AIP 会议论文集 1324，373 (2010)，2010 年 12 月 3 日。[13] Murali Krishna G. Karthick、Umapathi N.（2021）“低功耗高速应用的动态比较器设计”。引自：Kumar A.、Mozar S. (eds) ICCCE 2020。电气工程讲义，第 698 卷。Springer，新加坡。[14] Murali Anumothu、BRChaitanya Raju 等人“使用基于多路复用器的 GDI 逻辑设计和分析 45nm 技术中的 1 位全加器的性能”，第 3 卷(2016)，第 3 期，2016 年 3 月。[15] Partha Bhattacharyya、Bijoy Kundu 等人。al“低功耗高速混合 1 位全加器电路的性能分析”，第 23 卷，第 10 期，DOI：10.1109/TVLSI.2014.2357057，2015 年 10 月。
CMOS 全加器面积优化文献综述
CMOS全加器。建议的全加器总共使用八个晶体管，功耗为4.604 μW，总面积为144 μm 2 。1-trit三元全加器（TFA）由Aloke等人[2]提出，作为波流水线三元数字系统构建的一个组件。在本文中，针对建议的三元全加器电路“SUM”实现了K-map。完整的TFA是在Tanner EDA V.16增强型标准工艺中设计和优化的，该工艺基于TSMC 65nm CMOS技术的BSIM4模型，温度为27°C，施加电压线为1.0Volt。0 Volt、0.5Volt和1.0Volt的值用于表示三元值“00”、“01”和“02”。 Sharmila Devi 和 Bhanumathi [3] 描述了如何使用单向逻辑门线来创建典型的 MCML 全加器，以接收 6 个输入信号来执行可逆门。使用 Tanner EDA 软件来设计和模拟此布置。在分析模拟数据后，建议的结果是 24，与 TSG 导向全加器、费米门导向全加器和费曼门导向全加器相比，系统地减少了 60%、66.66% 和 63.63%。
高速门级同步全加器设计
摘要：加法是数字计算机系统的基础。本文介绍了三种基于标准单元库元素的新型门级全加器设计：一种设计涉及 XNOR 和多路复用器门 (XNM)，另一种设计利用 XNOR、AND、反相器、多路复用器和复合门 (XNAIMC)，第三种设计结合了 XOR、AND 和复合门 (XAC)。已与许多其他现有的门级全加器实现进行了比较。基于对 32 位进位纹波加法器实现的广泛模拟；针对高速（低 V t ）65nm STMicroelectronics CMOS 工艺的三个工艺、电压和温度 (PVT) 角，发现基于 XAC 的全加器与所有门级同类产品相比都具有延迟效率，甚至与库中可用的全加器单元相比也是如此。发现基于 XNM 的全加器具有面积效率，而基于 XNAIMC 的全加器在速度和面积方面与其他两种加法器相比略有折衷。I. 简介二进制全加器通常位于微处理器和数字信号处理器数据路径的关键路径中，因为它们是几乎所有算术运算的基础。它是用于许多基本运算（如乘法、除法和缓存或内存访问的地址计算）的核心模块，通常存在于算术逻辑单元和浮点单元中。因此，它们的速度优化对于高性能应用具有巨大的潜力。1 位全加器模块基本上由三个输入位（例如 a、b 和 cin）组成并产生两个输出（例如 sum 和 cout），其中' sum'指两个输入位'a'和'b'的总和，cin 是从前一级到这一级的进位输入。此阶段的溢出进位输出标记为“ cout ”。文献 [1] – [10] 中提出了许多用于全加器功能的高效全定制晶体管级解决方案，优化了速度、功率和面积等部分或所有设计指标。在本文中，我们的主要重点是使用标准单元库 [11] 中现成的现成组件实现高性能全加器功能。因此，我们的方法是半定制的，而不是全定制的。本文主要关注逻辑级全加器的新颖设计，并从性能和面积角度重点介绍了与许多其他现有门级解决方案的比较。从这项工作中得出的推论可用于进一步改进晶体管级的全加器设计。除此之外，本文还旨在提供教学价值的附加值。本文的其余部分组织如下。第 2 节介绍了 1 位二进制全加器的各种现有门级实现。第 3 节提到了三种新提出的全加器设计。第 4 节详细介绍了模拟机制和获得的结果。最后，我们在下一节中总结。
使用 HNG 门设计全加器的量子电路
摘要 — 在低功耗方面，可逆逻辑电路与现有电路相比具有优势，是未来计算机设计的一个不错选择。在可逆门的特性中，输入和输出之间的相等性，即通过保存奇偶校验，包含这些门的电路具有相同的属性。在本文中，我们将以最近对全加器设计的研究为基础，对其进行修改并取得更好的结果。关键词 — 量子成本、垃圾输出数、门数、延迟、硬件复杂度 I. 引言 近年来，集成电路制造技术取得了长足的发展[1]。根据兰道尔定律[2]，每个丢失的位都会产生一定量的热量 KTLn2，为了避免这种耗散，我们将使用量子计算[3]和可逆计算[4]，即使用相同类型（可逆）的门。在本文中，我们将根据最近的一项研究 [5] 修改 FULL ADDER 电路，同时保持相同的功能并改进以下特性：门数、硬件复杂度、量子成本、延迟和垃圾输出数。HNG [4] 是我们的主要可逆门，我们将根据最近的研究使用它来设计一个 FULL ADDER，以提高该电路的性能。二、可逆门及其性能标准A.可逆门在可逆门中，输入的数量等于输出的数量，此外每个输入向量都有一个唯一的输出向量，n 是（输入和输出的数量）那么我们的门被称为 n*n 可逆门。计算机模式下的可逆性意味着在状态级别不计算任何信息。任何先前的步骤都可以通过进行逆计算来完成，这是逻辑可逆性 [4] 的目的，它必须与物理可逆性相结合，以防止任何以加热形式损失的能量。下面我们给出本文涉及的一些逻辑可逆门。B. 使用的可逆门 1）新门：可逆门 NG 3 * 3 Fig1[4]，由其量子实现图 2 [4] 给出，从中可以看出其量子成本为 11。
超低成本全加器单元利用非线性效应...
本文介绍了一种高效设计量子点细胞自动机 (QCA) 电路的新方法。所提方法的主要优点是减少了 QCA 单元的数量，同时提高了速度、降低了功耗并增大了单元面积。在许多情况下，需要将特定中间信号的效应加倍。最先进的设计利用一种扇出来实现这些，从而增加了单元数量，消耗了更多功率并降低了电路的整体速度。在本文中，我们介绍了单元对齐，以将某个信号的效果乘以二、三甚至更多。这可以被视为设计任何需要此属性的任意电路的新视角。此外，还介绍了一种新的共面交叉方法，该方法能够在两个连续时钟内进行共面交叉，最坏情况下需要一个旋转单元。为了证明所提想法的有效性，我们设计了一个新的全加器单元和一个新的进位纹波加法器（4 位），它提供更少的 QCA 单元数量以及更低的功耗和成本。
用于 VLSI 的稳健且可扩展的混合 1 位全加器电路
摘要 本研究论文介绍了一种用于“超大规模集成”（VLSI）应用的新型 22 晶体管 (22T)、1 位“全加器”（FA）。所提出的 FA 源自混合逻辑，该逻辑是“栅极扩散输入”（GDI）技术、“传输门”（TG）和“静态 CMOS”（SCMOS）逻辑的组合。为了评估所提出的 FA 的性能，在“设计指标”（DM）方面将其与最先进的 FA 进行了比较，例如功率、延迟、“功率延迟乘积”（PDP）和“晶体管数量”（TC）。为了进行公平比较，所有考虑的 FA 都是在常见的“工艺电压温度”（PVT）条件下设计和模拟的。模拟是使用 Cadences 的 Spectre 模拟器使用 45 nm“预测技术模型”（PTM）进行的。仿真表明，在输入信号频率 fin=200 MHz 和电源电压 V dd =1 V 时，所提出的 FA 的“平均功率耗散”(APD) 为 1.21 µW。它的“最坏情况延迟”(WCD) 为 135 ps，并且“功率延迟积”(PDP) =0.163 fJ。进一步为了评估所提出的 FA 在 V dd 和输入信号操作数大小方面的可扩展性，它嵌入在 64 位 (64b)“行波进位加法器”(RCA) 链中，并通过将 V dd 从 1.2 V 以 0.2 V 的步长降低到 0.4 V 来进行仿真。仿真结果表明，只有所提出的 FA 和其他 2 个报道的 FA 能够在不同的 V dd 值下在 64b RCA 中运行，而无需使用任何中间缓冲器。此外，我们观察到，与其他 2 个 FA 相比，所提出的 FA 具有更好的功率、延迟和 TC。关键词：全加器、PDP、低功耗、静态 CMOS、门扩散输入、传输门逻辑
量子点细胞自动机（QCA）中的一种新型单层全加器
而列数是垂直方向上的最大单元数。QCA Designer-E 会估算所有可能的坐标组合的总能量耗散。有各种能量耗散分量，如 E_bath、E_clk、E_io、E_in 和 E_out，用于计算所有坐标的总能量耗散。QCA 单元在时钟周期内会损失能量。该能量耗散显示为 E_bath [13]。需要注意的是，E_in 和 E_out 是 QCA 单元的输入和输出能量耗散，而 E_io 是 E_out 和 E_in 之间的能量耗散差。能量耗散为正值表示能量转移到 E_clk、E_io 和 E_env，其中 E_env 是转移到环境中的能量。能量耗散误差 (E_Error) 计算为 EError = Eenv-
使用改进的面积高效华莱士树乘法器...
摘要：乘法器在数字信号处理应用和专用集成电路中起着重要作用。华莱士树乘法器提供了一种具有面积高效策略的高速乘法过程。它使用全加器和半加器在硬件中实现。加法器的优化可以进一步提高乘法器的性能。提出了一种使用 NAND 门改进全加器的华莱士树乘法器，以实现减小的硅片面积、高速度和低功耗。用 NAND 门实现的改进全加器取代由 XOR、AND、OR 门实现的传统全加器。提出的华莱士树乘法器包含 544 个晶体管，而传统的华莱士树乘法器有 584 个晶体管用于 4 位乘法。
采用快速承载式高速（7,2）压缩机...
摘要 —快速二进制压缩器是许多基本数字计算单元的主要组成部分。本文提出了一种具有快速进位生成逻辑的高速 (7,2) 压缩器。进位生成逻辑基于排序网络，它可以在 2 个逻辑级内生成进位位，而不是像以前的教科书全加器那样需要 3 个级。与调整后的全加器逻辑配合，提出的 (7,2) 压缩器仅使用 11 个基本逻辑级即可实现。在具有 7 行 8 列的二进制数组中测试了这种新设计，结果表明该设计比以前的设计具有更高的性能。该方法适用于乘法设计或其他密码硬件模块中的高性能情况。索引术语 —(7,2) 压缩器、乘法器、全加器、排序网络