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极地设计公司为太空应用设计了抗辐射 14T SRAM 单元
摘要 本文提出了一种用于航天应用的抗辐射极性设计 14T (RHPD-14T) SRAM 单元。通过估算 65 纳米互补金属氧化物半导体 (CMOS) 技术的各种设计指标，分析了所提出的 RHPD-14T 单元的性能。基于结合抗辐射极性设计技术与合理的布局拓扑，所提出的 RHPD-14T 可以耐受所有单节点翻转和部分双节点翻转。仿真结果表明，RHPD-14T 的写入访问时间比 RSP-14T/QUCCE-10T/DICE/S4P8N/We-Quatro(@VDD=1.2V) 短 1.83 倍 / 1.59 倍 / 1.56 倍 / 1.12 倍 / 1.05 倍。 RHPD-14T的字线写触发电压比QUCCE-10T/DICE/We-Quatro/S4P8N/RSP-14T (@VDD=1.2V)高2.67×/2.22×/1.35×/1.29×/1.26×；RHPD-14T的保持静态噪声容限比DICE/S4P8N/RHPD-12T (@VDD=1.2 V)高14.85×/7.15×/1.05×。此外，蒙特卡洛(MC)模拟证明RHPD-14T波动性小、稳定性强、恢复能力稳定、抗单效应翻转(SEU)能力强。关键词：保持静态噪声容限、极性设计抗辐射、单效应翻转分类：集成电路
量子点细胞自动机技术中低成本 SRAM 单元的设计
1 马辛德拉大学电气与电子工程系，海得拉巴 500043，印度 2 巴巴古拉姆沙巴德沙大学电子与通信工程系，拉朱里 185234，印度 3 信息与通信技术 (ICT) 大学系，科技与技术 1902，孟加拉国 4 Univ. leå 理工大学电气与计算机工程系，SE 971 87 吕勒奥，瑞典 7 日本理化学研究所先进光子学中心中子束技术团队，RIKEN，Wako 351-0198，日本 * 通讯地址：soha.bhat@outlook.com (SMB); ali.bahar@usask.ca （ANB）; akira.otsuki@uai.cl （AO）
四路串行持久性 SRAM 存储器
SRAM 闪存 EEPROM MRAM 非易失性 − √ √ √ 写入性能 √ − − √ 读取性能 √ − − √ 耐久性 √ − − √ 功率 − − − √ MRAM 是一种真正的随机存取存储器；允许在内存中随机进行读取和写入。MRAM 非常适合必须存储和检索数据而不会产生较大延迟损失的应用程序。它提供低延迟、低功耗、无限耐久性和可扩展的非易失性存储器技术。 ASxxxx208 具有串行外设接口 (SPI)。SPI 是一种同步接口，它使用单独的数据和时钟线路来帮助保持主机和从机的完美同步。时钟告诉接收器何时对数据线上的位进行采样。这可以是时钟信号的上升沿（从低到高）或下降沿（从高到低）或两个沿；有关更多详细信息，请参阅本数据表中的指令序列。当接收器检测到正确的边沿时，它可以锁存数据。 ASxxxx208 用双 CS# 连接两个四通道 SPI 设备，提供 8 位 I/O 数据路径。每个设备都可以使用自己的寄存器组进行配置和独立操作，由单独的 CS# 进行管理。ASxxxx208 采用 96 球 FBGA 封装。该封装具有单独的球，用于 CS1#、CLK1# 和 INT1（双四通道 SPI 设备 1）以及 CS2#、CLK2# 和 INT2（双四通道 SPI 设备 2）。该封装与类似的低功耗易失性和非易失性产品兼容。
低功耗、高稳定性的单端 6T SRAM 单元
摘要：本文提出了一种具有单端特性的 6T 单元，以提高稳定性、降低能耗、降低漏电功率。该单元与规格优良的 10 和 12 晶体管结构进行了比较。然而，上述结构设计为具有最佳参数，尺寸小，晶体管数量最少，从而减小了单元尺寸。在某些参数方面，例如写入噪声容限，该结构与其他结构相比具有最佳优点，甚至高于 12 和 10 晶体管的结构。通过切断要写入为“1”的存储节点的下拉路径来增强写入操作；读取操作无需切断下拉路径即可执行。在 VDD=0.4V 时，与传统的 6T 相比，所提出的结构的静态功率、读取容限、写入容限、读取能量和写入能量分别优越 33%、50%、215%、9% 和 5%。与标准 6T 结构相比，电气质量指标 (EQM) 参数提高了约十倍，表明新结构的价值已经得到体现。对 32nm 技术中 5,000 次读写产量的蒙特卡洛模拟表明，我们的单元产量比典型的 6T 单元高出 2 倍和 3.4 倍。因此，对于需要低能耗和高稳健性的应用，建议的 6T 单元是一个合适的选择。
航天级高性能串行持久性 SRAM 存储器
SRAM 闪存 EEPROM MRAM 非易失性 − √ √ √ 写入性能 √ − − √ 读取性能 √ − − √ 耐久性 √ − − √ 功率 − − − √ MRAM 是一种真正的随机存取存储器；允许在内存中随机进行读取和写入。MRAM 非常适合必须存储和检索数据而不会产生较大延迟损失的应用程序。它提供低延迟、低功耗、无限耐久性和可扩展的非易失性存储器技术。ASx016A04 具有串行外设接口 (SPI)。SPI 是一种同步接口，它使用单独的数据和时钟线路来帮助保持主机和从机的完美同步。时钟告诉接收器何时对数据线上的位进行采样。这可以是时钟信号的上升沿（从低到高）或下降沿（从高到低）或两个沿；有关更多详细信息，请参阅本数据表中的指令序列。当接收器检测到正确的边沿时，它可以锁存数据。 ASx016A04 采用小尺寸 8 焊盘 WSON 和 8 引脚 SOIC 封装。这些封装与类似的低功耗易失性和非易失性产品兼容。ASx016A04 已在 -40°C 至 125°C 的工作温度范围内进行了测试，并在 125°C 下进行了 48 小时老化测试。
一种新型低功耗改进型 PPN SRAM 单元设计...
一种基于低功耗改进型 PPN SRAM 单元的存储器阵列的新型设计及其对高速缓存存储器的分析评论 Gavaskar K、Surendar N、Thrisali S、Vishal M 电子与通信工程系 Kongu 工程学院 Perundurai，Erode – 638060，泰米尔纳德邦，印度。邮件 ID：gavas.20@gmail.com 摘要 – 高速缓存存储器是存储重复数据和执行操作的指令所必需的存储空间。现代处理器的速度已经显著提高，但存储器增强主要集中于在更小的空间中存储更多数据并减少延迟的能力。本文提出的基于 PNN 反相器的 10 T SRAM 单元电路由 2 个交叉耦合的 PNN 反相器（1 个 PMOS 和 2 个 NMOS 晶体管）、单端独立读取电路（2 个 NMOS 晶体管）和 2 个存取晶体管（2 个 NMOS）组成。将不同的漏电流控制技术（如 LECTOR 和 KLECTOR）应用于 10T PPN 和 10T PNN SRAM 单元以提高其保持性能，并比较其结果。8X8 存储器阵列由存储器单元、行和列解码器、预充电电路、感测放大器和写入驱动器电路组成。测量了读取、写入和保持操作的各种参数（如延迟、动态功率、功率延迟积、漏功率和静态噪声裕度），并与其他 SRAM 单元进行了比较。CADENCE Virtuoso Tool 用于设计 90 nm 技术中的各种电路。模拟结果表明，与其他单元相比，所提出的 SRAM 单元具有更好的性能，因此它可用于创建阵列结构。与其他阵列结构相比，基于 8X8 10T PNN SRAM 单元的阵列具有更低的功率和更少的延迟。
用于漏电保护的弹性对称 8T SRAM 单元...
一、SRAM 静态随机存取存储器 (SRAM) 是一种静态存储单元，它使用触发器来存储每位数据。它广泛应用于各种电子系统。SRAM 存储器中的数据不需要定期刷新。与其他存储单元相比，它速度更快，功耗更低。正因为如此，SRAM 是 VLSI 设计师中最受欢迎的存储单元。 SRAM 操作 传统的 6T SRAM 单元由两个背靠背连接的反相器组成。第一个反相器的输出连接到第二个反相器的输入，反之亦然。基本上，SRAM 执行三种操作，即保持、读取和写入操作。 保持操作：在待机操作或保持操作中，字线 (WL) 处于关闭状态。连接到字线和 B 和 BLB 线的存取晶体管也处于关闭状态。为了使 SRAM 以读取或写入模式运行，字线应始终处于高电平。 写入操作：存储数据的过程称为写入操作。它用于上传 SRAM 单元中的内容。写入操作从分配要写入 Bit 的值及其在 Bit' 的互补值开始。为了写入“1”，Bit 预充电高电压，并将互补值“0”分配给 Bit'。当通过将 WL 置为“高”将 M5 和 M6 设置为 ON 状态时，在 Bit 处分配的值将作为数据存储在锁存器中。M5 和 M6 MOS 晶体管设计得比单元 Ml、M2、M3 和 M4 中相对较弱的晶体管强得多，因此它们能够覆盖交叉耦合反相器的先前状态。读取操作：恢复数据的过程称为读取操作。它用于获取内容。读取操作首先将字线“WL”置为高电平，这样在将位线和位线预充电至逻辑 1 后，访问晶体管 M5 和 M6 均将启用。第二步是将存储在数据和数据线中的值传输到位线，方法是将位保留为其预充电值，并通过 M4 和 M6 将位线放电至逻辑 0。
采用 16nm 工艺设计抗辐射 SRAM 单元...
与过去的技术节点相比，器件的缩小可能会导致常规（未硬化）六晶体管 (6T) SRAM 单元的 SEU 敏感度增加 [8]。尽管 SEU 是一种非破坏性事件，但 SEU 概率的增加可能会对更大规模 SRAM 器件的使用造成越来越大的问题。这在使用高性能数字信号处理器的商用现货产品、太空任务和核电反应堆中尤其如此。由于多个位翻转可能导致同一个字中出现多个错误，因此这是一个更大的问题 [9]。在本文提出的设计中，标准 SRAM 单元经过辐射硬化处理，以减轻 SEU 和 DEU。TICE 存储单元可以自我纠正最多两个同时发生的翻转。为了进一步提高整体可靠性，我们应用布局技术将关键节点尽可能地放置在 TICE 存储单元中。在假设三个同时发生的翻转很少见的情况下，这降低了关键节点同时被击中的可能性。与标准 8T 存储单元和 DICE 存储单元相比，本研究提出的存储单元具有更高的耐辐射性。
太空级并行持久性 SRAM 存储器
非易失性 − √ √ √ 写入性能 √ − − √ 读取性能 √ − − √ 耐久性 √ − − √ 功率 − − − √ MRAM 是一种真正的随机存取存储器；允许在内存中随机进行读取和写入。MRAM 非常适合必须存储和检索数据而不会产生较大延迟的应用程序。它提供低延迟、低功耗、无限耐久性、高性能和可扩展的内存技术。AS30xxB16 采用小尺寸 48 球 FBGA（10 毫米 x 10 毫米）封装，支持 16Mb、32Mb 和 32Mb 密度。此封装与类似的低功耗易失性和非易失性产品兼容。AS30xxB16 提供工业扩展（-40°C 至 125°C）工作温度范围。每个单元在发送给客户之前都要经过 48 小时的老化。
5 纳米技术节点设计中的碳纳米管 SRAM...
摘要 — 在本文中，我们提出了一种基于碳纳米管 (CNT) 场效应晶体管 (CNFET) 的静态随机存取存储器 (SRAM) 设计，该设计在 5 纳米技术节点上基于性能、稳定性和功率效率之间的权衡进行了优化。除了尺寸优化之外，还评估和优化了包括 CNT 密度、CNT 直径和 CNFET 平带电压在内的物理模型参数，以提高 CNFET SRAM 性能。基于亚利桑那州立大学 [ASAP 7 纳米 FinFET 预测技术模型 (PTM)] 库，将优化的 CNFET SRAM 与最先进的 7 纳米 FinFET SRAM 单元进行了比较。我们发现，与 FinFET SRAM 单元相比，所提出的 CNFET SRAM 单元的读取、写入 EDP 和静态功率分别提高了 67.6%、71.5% 和 43.6%，稳定性略好。 CNFET SRAM 单元内部和之间的 CNT 互连被视为构成全碳基 SRAM (ACS) 阵列，本文第二部分将对此进行讨论。本文实施了一个具有铜互连的 7 纳米 FinFET SRAM 单元并将其用于比较。