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量子半加器的设计与实现及...
量子机器学习是量子计算和经典机器学习的结合。它有助于解决一个领域到另一个领域的问题。量子计算能力有利于以更快的速度处理大量数据。在这方面，量子计算能力有利于以更快的速度处理如此庞大的数据。经典机器学习是试图在数据中寻找模式并使用这些模式来预测未来事件。另一方面，量子系统产生的典型模式是经典系统无法产生的，从而假设量子计算机可能在机器学习任务上超越经典计算机。因此，这项工作的全部动机是使用量子力学理解和分析半加器和全加器电路设计。关键词：量子，IBMQ
适合低功耗应用的全加器
摘要：在电子处理系统中，二进制数的加法是一项基本运算。通过分析并与其他传统加法器进行比较，展示了一位低功耗混合全加器的性能改进。与其他传统全加器电路相比，1 位低功耗混合全加器被认为是提高电路速度的好方法。在该分析论文中，使用 EDA 工具实现了一位低功耗混合全加器，并使用通用 90nm CMOS 技术在 5 伏电压下进行了仿真分析，并在各种电压下与其他传统全加器进行了比较。为了将 1 位低功耗混合全加器与其他传统加法器在各种参数（例如静态和动态功耗、延迟和 pdp（功率延迟积））下的比较，考虑了 1 位低功耗混合全加器最适合各种低功耗应用。
6T 1位全加器的实现与分析
VI. 参考文献 [1] DanWang, Maofeng & Wucheng，“180nm CMOS 技术中的新型低功耗全加器单元”，DOI:10.1109/ICIEA.2009.5138242，工业电子与应用，2009 年。ICIEA 2000。第四届 IEEE 会议，2009 年 6 月。 [2] Kamlesh Kukreti、Prashant Kumar 等人，“基于多米诺逻辑技术的全加器性能分析”，DOI:10.1109/ICICT50816.2021.9358544，印度哥印拜陀，2021 年。 [3] Umapathi.N、Murali Krishna、G. Lingala Srinivas。 (2021)“对进位选择加法器独特实现的综合调查”，IEEE 和 IAS 第四届两年一度的新兴工程技术国际会议，于 1 月 15 日至 16 日在印度新孟买举行。[4] Subodh Wairya、Rajendra Kumar 等人，“用于低压 VLSI 设计的高速混合 CMOS 全加器电路性能分析”，DOI：10.1155/2012/173079，2012 年 4 月。[5] N. Umapathi、G.Lavanya (2020)。使用 Dadda 算法和优化全加器设计和实现低功耗 16X16 乘法器。国际先进科学技术杂志，29(3)，918-926。[6] Pankaj Kumar、Poonam Yadav 等人，“基于 GDI 的低功耗应用全加器电路设计和分析”，国际工程研究与应用杂志，ISSN：2248-9622，第 4 卷，第 3 期（第 1 版），2014 年 3 月。[7] NM Chore 和 RNMandavgane，“低功耗高速一位全加器调查”，2010 年 1 月。[8] Gangadhar Reddy Ramireddy 和 Yashpal Singh，“亚微米技术下拟议的全加器性能分析”，国际现代科学技术趋势杂志第 03 卷，第 03 期，2017 年 3 月 ISSN：2455-3778。 [9] Chandran Venkatesan、Sulthana M.Thabsera 等人，“使用 Cadence 45nm 技术的不同技术分析 1 位全加器”，DOI：10.1109/ICACCS.2019.8728449，2019 年 3 月，印度哥印拜陀。[10] K.Dhanunjaya、Dr.MN.Giri Prasad 和 Dr.K.Padmaraju，“使用 45nm Cmos 技术的低功耗全加器单元性能分析”，国际微电子工程杂志（IJME），第 3 卷。 1，No.1，2015 年。[11] Karthik Reddy.G，“Cadence Virtuoso 平台中 1 位全加器的低功耗面积设计”，国际 VLSI 设计与通信系统杂志 (VLSICS) 第 4 卷，第 4 期，2013 年 8 月，DOI：10.5121/vlsic.2013.4406 55。[12] Kavita Khare 和 Krishna Dayal Shukla，“使用 Cadence 工具设计 1 位低功耗全加器”，引用为：AIP 会议论文集 1324，373 (2010)，2010 年 12 月 3 日。[13] Murali Krishna G. Karthick、Umapathi N.（2021）“低功耗高速应用的动态比较器设计”。引自：Kumar A.、Mozar S. (eds) ICCCE 2020。电气工程讲义，第 698 卷。Springer，新加坡。[14] Murali Anumothu、BRChaitanya Raju 等人“使用基于多路复用器的 GDI 逻辑设计和分析 45nm 技术中的 1 位全加器的性能”，第 3 卷(2016)，第 3 期，2016 年 3 月。[15] Partha Bhattacharyya、Bijoy Kundu 等人。al“低功耗高速混合 1 位全加器电路的性能分析”，第 23 卷，第 10 期，DOI：10.1109/TVLSI.2014.2357057，2015 年 10 月。
使用完整加法器的研究探索FinFET和GNRFET ...
随着技术的不断发展，由硅制成的传统晶体管使设备变得更小，更强大，正面临着局限性。为了克服这些挑战，正在探索包括FinFET和GNRFET在内的新型晶体管。finfets以3D设计，以改善对电流的控制，非常适合非常小的设备。gnrfets，由石墨烯（非常薄的材料）制成，承诺效率更好，速度更快，并且由于其独特的特性而使用的功率更少。本文通过分析它们在电路中的性能进行比较，专门针对一个称为“完整加法器”的常用电路。我们发现，尽管FinFET非常适合当前需求，但GNRFET提供了更好的能源效率，并且可能是电子产品的未来，尤其是在节省功率很重要的设备中。分析强调了如何将每种类型的晶体管应用于下一代电子产品中，帮助工程师设计更强大和节能的设备。关键字：FinFET，GNRFET，纳米级晶体管，石墨烯Nanoribbons，3D栅极结构，静电控制，短通道效应，高载流子迁移率，低功率操作，半导体技术，小型技术，小型技术，小型化，设备制造，高级CMOS，高级CMOS，下一代电子产品。1。简介
标题基于CNFET的高效三进制半加器设计...
发表在《微电子学杂志》上。本文已被接受在该杂志的未来一期上发表，但尚未完全编辑。内容在最终出版前可能会发生变化。最终文章可通过其 DOI 获取，网址为 https://doi.org/10.1016/j.mejo.2021.105105 © 2021。此手稿版本根据 CC-BY-NC-ND 4.0 许可证提供 http://creativecommons.org/licenses/by-nc-nd/4.0 /
CMOS 全加器面积优化文献综述
CMOS全加器。建议的全加器总共使用八个晶体管，功耗为4.604 μW，总面积为144 μm 2 。1-trit三元全加器（TFA）由Aloke等人[2]提出，作为波流水线三元数字系统构建的一个组件。在本文中，针对建议的三元全加器电路“SUM”实现了K-map。完整的TFA是在Tanner EDA V.16增强型标准工艺中设计和优化的，该工艺基于TSMC 65nm CMOS技术的BSIM4模型，温度为27°C，施加电压线为1.0Volt。0 Volt、0.5Volt和1.0Volt的值用于表示三元值“00”、“01”和“02”。 Sharmila Devi 和 Bhanumathi [3] 描述了如何使用单向逻辑门线来创建典型的 MCML 全加器，以接收 6 个输入信号来执行可逆门。使用 Tanner EDA 软件来设计和模拟此布置。在分析模拟数据后，建议的结果是 24，与 TSG 导向全加器、费米门导向全加器和费曼门导向全加器相比，系统地减少了 60%、66.66% 和 63.63%。
采用并行前缀加法器的高速乘法器设计
1. 引言 VLSI 技术在速度和尺寸方面的进步使得实现并行乘法器硬件成为可能。技术发展进一步确保了更好的性能特征和在 DSP 系统中的广泛使用。它执行诸如累加多个乘积之和之类的操作的速度比普通微处理器快得多。DSP 架构旨在执行并行操作，从而降低计算复杂性并提高此类应用中重复信号处理所需的速度[1]。这些功能旨在提高可编程 DSP 的速度和吞吐量。对于给定的应用，有大量可编程 DSP 可供选择，具体取决于速度、吞吐量、算术能力、精度、规模、成本和功耗等因素[2]。单芯片乘法器的引入及其与微处理器架构的结合是能够实现 DSP 功能的商用 VLSI 芯片面市的最重要原因[3]。并行前缀加法器被认为是最有效的二进制加法电路。它们的规则结构和快速性能使得它们特别适合实现 VLSI[4]。数字的乘积生成需要一个处理器周期。无论是基于软件的移位和加法算法，还是一个
使用 HNG 门设计全加器的量子电路
摘要 — 在低功耗方面，可逆逻辑电路与现有电路相比具有优势，是未来计算机设计的一个不错选择。在可逆门的特性中，输入和输出之间的相等性，即通过保存奇偶校验，包含这些门的电路具有相同的属性。在本文中，我们将以最近对全加器设计的研究为基础，对其进行修改并取得更好的结果。关键词 — 量子成本、垃圾输出数、门数、延迟、硬件复杂度 I. 引言 近年来，集成电路制造技术取得了长足的发展[1]。根据兰道尔定律[2]，每个丢失的位都会产生一定量的热量 KTLn2，为了避免这种耗散，我们将使用量子计算[3]和可逆计算[4]，即使用相同类型（可逆）的门。在本文中，我们将根据最近的一项研究 [5] 修改 FULL ADDER 电路，同时保持相同的功能并改进以下特性：门数、硬件复杂度、量子成本、延迟和垃圾输出数。HNG [4] 是我们的主要可逆门，我们将根据最近的研究使用它来设计一个 FULL ADDER，以提高该电路的性能。二、可逆门及其性能标准A.可逆门在可逆门中，输入的数量等于输出的数量，此外每个输入向量都有一个唯一的输出向量，n 是（输入和输出的数量）那么我们的门被称为 n*n 可逆门。计算机模式下的可逆性意味着在状态级别不计算任何信息。任何先前的步骤都可以通过进行逆计算来完成，这是逻辑可逆性 [4] 的目的，它必须与物理可逆性相结合，以防止任何以加热形式损失的能量。下面我们给出本文涉及的一些逻辑可逆门。B. 使用的可逆门 1）新门：可逆门 NG 3 * 3 Fig1[4]，由其量子实现图 2 [4] 给出，从中可以看出其量子成本为 11。
用于 VLSI 的稳健且可扩展的混合 1 位全加器电路
摘要 本研究论文介绍了一种用于“超大规模集成”（VLSI）应用的新型 22 晶体管 (22T)、1 位“全加器”（FA）。所提出的 FA 源自混合逻辑，该逻辑是“栅极扩散输入”（GDI）技术、“传输门”（TG）和“静态 CMOS”（SCMOS）逻辑的组合。为了评估所提出的 FA 的性能，在“设计指标”（DM）方面将其与最先进的 FA 进行了比较，例如功率、延迟、“功率延迟乘积”（PDP）和“晶体管数量”（TC）。为了进行公平比较，所有考虑的 FA 都是在常见的“工艺电压温度”（PVT）条件下设计和模拟的。模拟是使用 Cadences 的 Spectre 模拟器使用 45 nm“预测技术模型”（PTM）进行的。仿真表明，在输入信号频率 fin=200 MHz 和电源电压 V dd =1 V 时，所提出的 FA 的“平均功率耗散”(APD) 为 1.21 µW。它的“最坏情况延迟”(WCD) 为 135 ps，并且“功率延迟积”(PDP) =0.163 fJ。进一步为了评估所提出的 FA 在 V dd 和输入信号操作数大小方面的可扩展性，它嵌入在 64 位 (64b)“行波进位加法器”(RCA) 链中，并通过将 V dd 从 1.2 V 以 0.2 V 的步长降低到 0.4 V 来进行仿真。仿真结果表明，只有所提出的 FA 和其他 2 个报道的 FA 能够在不同的 V dd 值下在 64b RCA 中运行，而无需使用任何中间缓冲器。此外，我们观察到，与其他 2 个 FA 相比，所提出的 FA 具有更好的功率、延迟和 TC。关键词：全加器、PDP、低功耗、静态 CMOS、门扩散输入、传输门逻辑