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65-...中总电离剂量响应的布局依赖性
然而，LDE 对辐射效应的影响尚不清楚，很少有论文关注这一问题，且有限的研究表明器件的辐射敏感性与版图有关。Rezzak 等人 [6] 首次研究了 90 nm 体硅 NMOS 器件中版图相关的总电离剂量 (TID) 响应，结果表明，由于浅沟槽隔离 (STI) 引起的压应力较弱，因此辐射诱导漏电流随栅极至有源区间距的增加而增大。对于 45 nm 应变 SOI RF nFET，不同的源/漏接触间距和栅指间间距可能导致 RF 性能和 TID 退化之间的权衡 [7]。很显然，关于 LDE 对纳米级器件辐射响应的实验研究还很有限，需要进一步研究。
4位二进制加权电流互感器的设计与实现...
设计并实现了一款 4 位二进制加权电流控制 DAC，该 DAC 采用了适合生物医学应用的各种开关方法。虽然这种架构占用的数字面积和功率较小，但容易出现故障，尤其是在输入转换次数较多时。作者计算了具有各种开关的 4 位二进制电流控制 DAC 的 INL 和 DNL：NMOS、PMOS 和传输门 [9, 12]。DAC 的评估基于各种参数，如分辨率、功耗、稳定时间、动态范围、非线性误差 (INL 和 DNL)。本文重点介绍 INL 和 DNL。差分非线性（缩写 DNL）表示实际步长相对于理想步长的偏差，其中步长是相邻输入值的模拟输出差 [6, 10]。DAC 的 DNL 在数学上表示如下：
模拟和数字电路
1. 数字系统基础：布尔代数、数字系统中使用的数字系统和代码、逻辑门及其特性、真值表。2. 组合电路的分析与综合：简化技术、无关项、卡诺图。大规模电路的实现。静态和动态风险。3. 数字集成电路：数字 IC 系列：TTL、CMOS、基本逻辑门结构（TTL、CMOS、NMOS、PMOS、传输门逻辑、线与逻辑）、输入和输出 VI 特性；传输特性、开关阈值、噪声容限、逻辑门的功率耗散、传播延迟、上升时间、下降时间。时序电路：触发器的典型结构、操作、设计和应用。同步时序电路的设计和分析；状态和状态变量：寄存器、计数器和存储器单元（ROM、RAM、Flash、可编程逻辑阵列、FPGA）的结构。异步电路的设计、状态机、流表、稳定和非稳定状态。
B.E.电子和仪器工程B.E.电子和仪器工程
CMOS电路，寄生电容，MOS缩放技术，闩锁，匹配问题，布局中常见的质心几何形状。用于逻辑，算术和顺序块设计的数字电路设计样式；使用逻辑工作的设备尺寸；定时问题（时钟偏斜和抖动）和时钟分布技术；能源消耗的估计和最小化；功率延迟权衡，互连建模；内存体系结构，内存电路设计，感官放大器；集成电路测试的概述。基本和级联的NMOS/PMOS/CMOS增益阶段，差分放大器以及高级OPAMP设计，设备的匹配，错配分析，CMRR，PSRR和SLEW速率问题，偏移电压，高级电流镜；电流和电压参考设计，共同模式反馈电路，频率响应，稳定性和噪声问题；频率补偿技术。
电流导向DAC的比较研究...
主要表现在速度和功耗上。非线性误差 - 积分非线性 (INL) 和差分非线性 (DNL) 是 DAC 的重要指标之一，对医疗领域专用 DAC 的性能影响巨大。INL 和 DNL 的数量取决于架构类型，例如二进制加权、一元加权或分段 DAC。开关类型对 INL 和 DNL 也有很大影响。本文介绍了使用各种开关（如 NMOS、PMOS、传输门和差分开关）的分段 DAC 的设计和实现。与二进制加权 DAC 相比，分段概念在减少毛刺方面具有优势。进行比较后发现，使用差分开关的 DAC 的结果在输出步长均匀方面具有优势。最终产生了更好的 INL 和 DNL。为了模拟设计，使用了采用 180 nm MOS 技术的 cadence virtuoso 工具。
MOSFET电流镜的拓扑分析
摘要 - 电流镜是在Mi-Croelectronics中广泛使用的电路，尤其是在模拟IC设计中。它们作为原理是输出节点处参考电流的复制品的生成。本文旨在对NMOS电流镜的不同拓扑，特别是简单的电流镜，cascode电流镜和Wilson Current Mirror进行比较研究。我们分析了它们有关晶体管的通道宽度（W）和工作温度的电气特征。Cadence Virtuoso被用作模拟工具，目标过程技术为130 nm。结果，我们发现，通过增加晶体管的W，最小输出电压会降低。此外，我们注意到三个拓扑中的温度比输出电流产生的影响。最后，可以得出结论，当前的镜子遵循了主要文献的预期模式，并朝着代表命令MOSFET晶体管的主要方程式的方向融合。索引项 - cascode电流镜，简单电流镜，Wilson Current Mirror。
tms320第二代数字信号处理器
80 ns 指令周期时间 544 字片上数据 RAM 4K 字片上安全程序 EPROM (TMS320E25) 4K 字片上程序 ROM (TMS320C25) 128K 字数据/程序空间 32 位 ALU/累加器 16 16 位乘法器，乘积为 32 位 用于数据/程序管理的块移动 重复指令以有效利用程序空间 用于直接编解码器接口的串行端口 用于同步多处理器配置的同步输入 用于与慢速片外存储器/外设通信的等待状态 用于控制操作的片上定时器 单 5V 电源 封装：68 引脚 PGA、PLCC 和 CER-QUAD 用于 EPROM 编程的 68 至 28 引脚转换适配器插座 提供商用和军用版本 NMOS 技术： — TMS32020 200 纳秒周期时间 . . . . . . . . CMOS 技术： — TMS320C25 100 纳秒周期时间 . . . . . . . . — TMS320E25 100 纳秒周期时间 . . . . . . . . — TMS320C25-50 80 纳秒周期时间 . . . . .
适用于低功耗应用的堆叠介电三材料圆柱形栅极 (SD-TM-CGAA) 无结 MOSFET 的亚阈值电流建模
堆叠电介质三材料圆柱栅极全包围 (SD-TM-CGAA) 无结 MOSFET 已被用于低功耗应用。本文介绍了堆叠电介质三材料圆柱栅极全包围 (SD-TM-CGAA) 无结 MOSFET 的亚阈值电流分析模型。分析结果与 TMSG MOSFET 进行了比较，获得了良好的一致性。该器件的亚阈值电流非常低，可以考虑实现 CMOS 反相器。设计了一个 PMOS 晶体管，并将 PMOS 晶体管的驱动电流与 NMOS 器件进行调谐，以获得驱动电流的理想匹配。设计了一个 CMOS 反相器。检查了器件的瞬态和直流行为。计算了 CMOS 反相器的功耗，并将其与 CMOS DMG-SOI JLT 反相器进行了比较。与 CMOS DMG-SOI JLT 反相器相比，所提出的器件的功耗降低了 5 倍。这表现出功率耗散的显著改善，这对于制造低功耗的未来一代设备非常有用。
数字集成电路分析和设计 - 书评
第1章“数字集成电路简介”，第1-43页，如前所述，是一个简短的概述；重点放在逻辑门上，其中包括transistor IC制造步骤的良好摘要（我希望为此看到用于CMOS和NPN的EBC标签的基板触点）。第2章“半导体材料”，第45-60页，第3章：“二极管”，第61 - 87页，第4章“双极连接晶体管”，第89-114页，通向第5章，进入第5章，“晶体管逻辑”，第115-206页，第6章，第6章，“ logitte”，“ emitter-cocite-co.coupled”。这些材料涵盖了大多数基本电子书中的材料，但是非常好的实验室练习和（家庭作业）问题，尤其是对于TTL材料。该书然后在第7章“现场效应晶体管”中转向FET设备的特征，第155-286页，然后在接下来的五章中使用（第8章，“ NMOS逻辑”，第8章，287–319;第9章，“ CMOS Logic”，pp。321–389;第10章，“低功率CMOS逻辑”，第1 pp。391–421;第11章，“ BICMOS Logic，：pp。423–447;第12章，“ GAAS Direct Concpled Fet Logic”，pp。449–480）。
N 型隔离 CMOS 和 HV MOSFET 的开发
摘要 — 本文报告了一种完全集成但隔离的低压 (LV) CMOS 与高压 (HV) 横向功率 MOSFET 的设计和工艺流程，该 CMOS 位于 6 英寸 4H-SiC 基板上，用于开发 HV SiC 功率 IC。用于开发功率 IC 的外延堆栈（N + 基板上的 N - 外延/P - 外延）经过优化，以容纳和隔离 HV 器件和电路与 LV 器件和电路。本文报告的器件是在位于加利福尼亚州圣何塞的 150 毫米生产级 Analog Devices Inc. (ADI) Hillview 制造工厂制造的。本文中的 HV 横向 NMOSFET 在栅极源电压 (V gs ) 为 25V 时表现出 620V 的击穿电压 (BV) 和 9.73 mΩ⸱cm 2 的特定导通电阻 (R on,sp )。采用单栅极氧化物和欧姆工艺制造 HV NMOS 和 LV CMOS 器件和电路。实施了结隔离，以隔离高压和低压块，从而设计高压电源 IC。最后，这项工作实施了高压三金属层后端 (BEOL) 工艺，这是开发可靠和坚固的电源 IC 的必要条件。对于未来的高温应用，器件的静态性能经过表征，并报告高达 200 o C 的温度。