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在 DRAM 器件中制造电荷存储电容器时，高纵横比 (AR) 沟槽对于实现大电容值必不可少。高 AR 沟槽的蚀刻会受到固有 RIE 滞后机制的影响，这是由于深沟槽底部的离子能量和蚀刻物质数量减少所致。本文提出了两种方法来尽量减少这些问题，从而实现更高的硅蚀刻速率和更深的沟槽。本文所述工作中使用的气体混合物为 HBr + NF 3 + O 2 。沟槽蚀刻工艺的设计目的是在蚀刻沟槽时在侧壁上连续沉积一层薄钝化膜。这种氧化物状钝化膜 (SiO x F y Cl z ) 可防止沟槽侧壁在 XY 平面表面被蚀刻时被蚀刻。在蚀刻过程中平衡形成钝化膜对于在高纵横比沟槽蚀刻中实现高度各向异性至关重要。尽管钝化膜形成于包括蚀刻前沿在内的所有表面上，但沟槽底部的膜却不断被入射到该表面上的高能离子去除。然而，侧壁上的膜不受离子轰击（除了那些以掠射角接收离子且能量 > 阈值能量的区域），因此不会被蚀刻，从而防止硅的横向蚀刻。该过程还提高了掩模选择性，因为钝化膜也沉积在掩模表面上，从而降低了其有效蚀刻速率。据悉，蚀刻工艺内置有沉积组件，可在沟槽表面形成氧化物状钝化膜。由于沟槽开口附近的壁暴露在高浓度反应物等离子体中的时间最长，因此此处的沉积物较厚（> 25 nm），并随着深度逐渐变薄至 < 5 nm。沟槽下部沉积物较薄的另一个原因是，从倾斜掩模偏转的一些离子以掠射角到达该区域并使薄膜变薄。顶部沉积物较厚的直接后果是开口收缩，从而减小了这一临界尺寸，这反过来又通过减少进入沟槽孔的离子和中性粒子的数量而增加了 RIE 滞后。因此，可实现的深度减小，电池电容也减小了。显然，通过减薄衬里定期扩大该开口将允许更多蚀刻物质进入沟槽，底部的立体角增加，从而实现更高的硅蚀刻速率。虽然减薄可以在单独的系统中完成，但我们建议在本文中现场执行此步骤。需要定制此原位等离子清洗工艺，以便在此步骤中不会显著蚀刻掩模。这很关键，因为减薄工艺按要求，等离子体中几乎没有或完全没有沉积成分。我们已成功使用硅烷（例如 SiH 4 ）和含 F 气体（例如 NF 3 ）的混合物以及少量或完全没有氧气来进行此减薄步骤。另一种方法涉及去除钝化层
高纵横比硅沟槽的蚀刻。
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