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摘要 高密度互连 (HDI) 印刷电路板 (PCB) 和相关组件对于使太空项目受益于现代集成电路（如现场可编程门阵列 (FPGA)、数字信号处理器 (DSP) 和应用处理器）日益增加的复杂性和功能性至关重要。对功能的不断增长的需求转化为更高的信号速度和越来越多的 I/O。为了限制整体封装尺寸，组件的接触焊盘间距会减小。大量 I/O 与减小的间距相结合对 PCB 提出了额外的要求，需要使用激光钻孔微孔、高纵横比核心通孔和小轨道宽度和间距。虽然相关的先进制造工艺已广泛应用于商业、汽车、医疗和军事应用；但将这些能力的进步与太空的可靠性要求相协调仍然是一个挑战。考虑了两类 HDI 技术：两级交错微孔（基本 HDI）和（最多）三级堆叠微孔（复杂 HDI）。本文介绍了按照 ECSS-Q-ST-70-60C 对基本 HDI 技术的鉴定。在 1.0 mm 间距时，该技术成功通过了所有测试。在 0.8 mm 间距时，在互连应力测试 (IST) 和导电阳极丝 (CAF) 测试中会遇到故障。这些故障为更新 HDI PCB 的设计规则提供了基础。简介通常认为 HDI PCB 有两个主要驱动因素：(1) 关键元件的小间距和高 I/O 数量；(2) 这些元件的性能不断提高，导致电路板上的信号线速度加快。微孔的使用可以缩短信号路径的长度，从而提高信号完整性和电源完整性。由于扇出内的密集布线，关键网络可能会受到串扰。在 1.0 mm 间距元件的引脚之间布线差分对需要精细的线宽和间距。0.8 mm 间距元件的埋孔之间不再可能进行差分对布线。需要在扇出区域内分割线对，分割长度决定了分割对对信号完整性的影响。单端网络宽度的变化以及差分对间距和/或走线宽度的变化将导致阻抗不连续。因此，选择合适的层结构和过孔类型将同时改善布线能力和信号完整性。在定义 HDI PCB 技术参数时，一个重要的考虑因素是元件间距和 I/O 数量不能独立处理。间距为 1.0 mm 的高引脚数元件（> 1000 引脚）可能需要使用微过孔来减少总层数或改善受控阻抗线的屏蔽。另一方面，仅具有两排焊球的 0.5 mm 间距元件的逃逸布线可在不使用微孔和细线宽和间距的情况下进行。增加层数以便能够布线一个或多个高引脚数元件将导致 PCB 厚度增加，这会通过限制通孔纵横比影响最小通孔钻孔直径，从而再次限制布线可能性。为了定义 HDI 技术参数，需要了解过去、现在和未来太空项目中使用的面阵器件 (AAD) 的规格。纵观目前正在开发的复杂太空元件，间距为 1.0 mm 的陶瓷柱栅阵列 (CCGA) 仍将是未来几年的首选封装。例如，新的 Xilinx FPGA (RT-ZU19EG: CCGA1752) [1]、CNES VT65 电信 ASIC (CCGA1752) [2] 和欧洲航天局 (ESA) 的下一代微处理器 (NGMP, CCGA625) [3] 就是这种情况。间距较小的柱状网格阵列 (0.8 毫米) 已在研发中得到展示 [4]，尽管尚未发现商业实现。带有非塌陷高铅焊球的陶瓷球栅阵列 (CBGA) 用于军事和航空航天应用 [5]。当间距为 0.8 毫米及以上 (0.5 毫米) 时，陶瓷 (即密封) 封装会成为可靠性风险，因为更小的间距 (0.8 毫米) 会降低封装的可靠性。
航天用印刷电路板高密度互连技术评估
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