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本文提出了Saber的设计空间探索，这是NIST抗量子的公钥加密标准化工作中的决赛入围者之一。我们的设计空间探索目标是一个65nm的ASIC平台，并评估了6种不同的体系结构。我们的探索是通过设置从FPGA移植的基线雅的启动的。为了提高时钟频率（我们探索的主要目标），我们采用了几种优化：（i）以“智能合成”方式使用编译的记忆，（ii）管道上的和（iii）在Saber构建块之间共享逻辑。最优化的体系结构利用四个寄存器文件，达到了1次的显着时钟频率，而仅需要0.314𝑚𝑚2的面积。此外，为此体系结构进行了物理综合，并提出了磁带的布局。高频体系结构的估计动态功率消耗约为184MW，对于封装或拆卸操作而言，高频架构的估计动力消耗约为184MW。这些结果强烈表明我们优化的Acererator架构非常适合高速加密应用。
在65nm ASIC
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