机构名称：
¥ 1.0
为了满足人工智能 (AI) 和高性能计算 (HPC) 等数据密集型应用的需求，需要更紧密的集成以最大限度地减少电气互连延迟和能耗。遗憾的是，随着器件规模缩小，片上互连寄生效应变得越来越重要，因此纳米级 CMOS 技术的传统器件规模缩小正在放缓。因此，人们对 3D 异构集成技术的兴趣日益浓厚，台积电的 SoIC [1] 和 AMD 的 3D V-Cache [2] 技术就是明证。3D 异构集成技术具有高密度互连、带宽和低功耗的潜力 [3]，但由于材料和小尺寸，键合技术存在局限性，这可能会带来挑战。例如，μ 凸块已采用回流或热压工艺制造，然而，随着其间距缩小，凸块下金属化 (UBM) 厚度开始成为瓶颈 [4- 5]。
面向芯片的选择性钴原子层沉积...
主要关键词
相关文件推荐
