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近年来，半导体过程技术的演变继续缩小大型集成电路中的临界维度[1-3]。高级芬费逻辑过程已经变得更加复杂，可以在多功能和更强大的SI芯片中实现更紧密的晶体管。反应性离子蚀刻步骤通过等离子体增强[4-5]在高级纳米级过程中不可避免地实现高纵横比结构，这对于高包装密度电路至关重要[6]。对于超过45nm的CMOS技术节点，晶体管门从带有二氧化硅的常规聚硅门变为高K金属栅极堆栈[7-8]。这种变化不仅使设备更容易受到血浆诱导的损害的影响，而且可能导致对高K介电层的潜在潜在损害[9]。在最先进的FinFET制造过程中，不可避免地会产生较高的等离子诱导充电事件的RF等离子体步骤，例如蚀刻，沉积和清洁过程，这会产生较高的频率[10]。可能会在金属结构上进行正充电和负电荷。随着这些电荷经过预先存在的金属线和触点制成的导电路径，通过电路的脆弱部分进行了不良放电，尤其是通过晶体管栅极介电介电出现可能会带来重大的可靠性问题。例如，在干燥的蚀刻步骤中，散射在反应表面上撞击离子和溅射材料会导致散装鳍中更多的缺陷[11-12]。为了避免等离子充电事件导致电路不可逆转的损害，给出了限制金属结构尺寸的设计规则。减轻PID的另一个例子包括使用保护二极管，这可能会使血浆充电电流从敏感电路中移开[13]。引入原位蒸汽产生（ISSG）氧化门报道，据报道提高其对血浆损伤的耐受性[14]。此外，还发现修剪腔室和修饰PECVD-TI沉积过程可减轻血浆诱导的损伤[15]。这些方法中的大多数会导致电路设计灵活性或处理权衡的不良限制。
等离子体诱导充电效果的宽范围检测器...
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